Usb高速發(fā)送芯片和電路的制作方法
【專(zhuān)利說(shuō)明】
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及USB接口領(lǐng)域，尤其涉及USB高速發(fā)送芯片和電路。
【【背景技術(shù)】】
[0002]USB2.0 (Universal Serial Bus)含有 480MHz 的高速部分，USB2.0 規(guī)格規(guī)定HSTX(high speed transceiver)輸出電壓范圍必須在360mV?440mV的范圍之內(nèi)。
[0003]假如外部負(fù)載電阻變化范圍固定的話，我們只有通過(guò)減小輸出電流的變化范圍來(lái)實(shí)現(xiàn)足夠小的輸出電壓的變化范圍。而輸出電流一般由帶隙基準(zhǔn)電壓除以偏置電阻來(lái)得至IJ。帶隙基準(zhǔn)電壓的變化范圍一般可以控制在+/_5%，但是該偏置電阻如果用芯片內(nèi)部電阻來(lái)實(shí)現(xiàn)的話，其變化范圍要達(dá)到+/-10%，這樣就會(huì)導(dǎo)致輸出電流的變化范圍過(guò)大。
[0004]所以現(xiàn)有技術(shù)主流做法是用外掛高精度電阻來(lái)實(shí)現(xiàn)偏置電阻，這樣可以把偏置電阻的變化范圍控制在+/-1 %以?xún)?nèi)。
[0005]隨著現(xiàn)在對(duì)系統(tǒng)成本要求越來(lái)越高，我們希望盡量把外部的分立元件集成到芯片內(nèi)部去，所以上述做法的一個(gè)缺點(diǎn)就是需要多一個(gè)外掛高精電阻，而且還要多一個(gè)輸入輸出引腳10。這就導(dǎo)致這種做法的系統(tǒng)成本太高，同時(shí)對(duì)于一些封裝引腳(package pin)數(shù)目受限的計(jì)劃特別不適用。
【
【發(fā)明內(nèi)容】
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[0006]本發(fā)明的目的之一在于提供一種USB高速發(fā)送芯片和電路，其不需要采用外置偏置電阻，而是也將偏置電阻設(shè)置芯片內(nèi)部，同時(shí)其輸出電壓范圍也可以滿足USB2.0規(guī)格的要求。
[0007]為了解決上述問(wèn)題，根據(jù)本發(fā)明的一個(gè)方面，本發(fā)明提供一種USB高速發(fā)送芯片，其包括:基準(zhǔn)電流產(chǎn)生電路，其包括運(yùn)算放大器、第一晶體管和第一電阻，所述運(yùn)算放大器的第一輸入端與一個(gè)參考電壓相連，第二輸入端與第一電阻的第一端相連，第一電阻的第二端接地，所述運(yùn)算放大器的輸出端與第一晶體管的控制端相連，第一晶體管的第一連接端接電源電壓，第一晶體管的第二連接端接第一電阻的第一端，所述第一電阻上流過(guò)基準(zhǔn)電流；電流復(fù)制電路，用于復(fù)制所述基準(zhǔn)電流形成復(fù)制電流，并將該復(fù)制電流注入第一節(jié)點(diǎn)；串聯(lián)于第一節(jié)點(diǎn)和接地端之間的第一控制開(kāi)關(guān)和第二電阻，第二電阻的第一端作為第一輸出端；串聯(lián)于第一節(jié)點(diǎn)和接地端之間的第二控制開(kāi)關(guān)和第三電阻，第三電阻的第一端作為第二輸出端，第一電阻、第二電阻和第三電阻之間進(jìn)行匹配設(shè)計(jì)。
[0008]進(jìn)一步的，第一控制開(kāi)關(guān)的第一連接端與第一節(jié)點(diǎn)相連，第二連接端與第二電阻的第一端相連，第二電阻的第二端接地；第二控制開(kāi)關(guān)的第一連接端與第一節(jié)點(diǎn)相連，第二連接端與第三電阻的第一端相連，第三電阻的第二端接地。
[0009]進(jìn)一步的，第一晶體管為PMOS晶體管MP1，PM0S晶體管MPl的源極為第一連接端，PMOS晶體管MPl的漏極為第二連接端，PMOS晶體管MPl的柵極為控制端，電流復(fù)制電路包括PMOS晶體管MP2、MP3、MP4，NMOS晶體管麗I和麗2，PMOS晶體管MP2的源極和柵極分別與PMOS晶體管MPl的源極和柵極相連，PMOS晶體管MP2的漏極與NMOS晶體管麗I的漏極和柵極相連，NMOS晶體管麗I的源極接地，柵極與NMOS晶體管麗2的柵極相連，NMOS晶體管麗2的源極接地，漏極與PMOS晶體管MP3的漏極和柵極相連，PMOS晶體管MP3的源極和柵極分別與PMOS晶體管MP4的源極和漏極相連，PMOS晶體管MP4的漏極作為第一節(jié)點(diǎn)輸出所述復(fù)制電流。
[0010]進(jìn)一步的，第一電阻、第二電阻和第三電阻的電阻值的相對(duì)誤差由于匹配設(shè)計(jì)而被控制在+/-1%之內(nèi)。第一電阻、第二電阻和第三電阻均包括有多個(gè)電阻單元，第一電阻的電阻單元組成第一電阻陣列，第二電阻的電阻單元組成第二電阻陣列，第三電阻的電阻單元組成第三電阻陣列，相鄰的兩個(gè)電阻單元之間的間隔距離相同，各個(gè)電阻單元的長(zhǎng)度和寬度相同，第一電阻的第一電阻單元陣列的中心點(diǎn)、第二電阻的第二電阻單元陣列的中心點(diǎn)，第三電阻的第三電阻單元陣列的中心點(diǎn)重合，所有電阻單元陣列的兩邊加設(shè)仿真電阻，仿真電阻的長(zhǎng)度和寬度也都和各個(gè)電阻單元保持一致。
[0011]根據(jù)本發(fā)明的另一個(gè)方面，本發(fā)明提供一種USB高速發(fā)送電路，其包括:上述USB高速發(fā)送芯片；串聯(lián)于第二輸出端和接地端之間的第四電阻，串聯(lián)于第一輸出端和接地端之間的第五電阻。
[0012]與現(xiàn)有技術(shù)相比，本發(fā)明中將偏置電阻也設(shè)置于USB高速發(fā)送芯片內(nèi)部，同時(shí)將偏置電阻與第二電阻和第三電阻進(jìn)行匹配設(shè)計(jì)，使他們的相對(duì)誤差縮小至+/-1%內(nèi)，這樣可以保證輸出電壓范圍可以滿足USB2.0規(guī)格的要求，同時(shí)盡量降低成本。
【【附圖說(shuō)明】】
[0013]為了更清楚地說(shuō)明本發(fā)明實(shí)施例的技術(shù)方案，下面將對(duì)實(shí)施例描述中所需要使用的附圖作簡(jiǎn)單地介紹，顯而易見(jiàn)地，下面描述中的附圖僅僅是本發(fā)明的一些實(shí)施例，對(duì)于本領(lǐng)域普通技術(shù)人員來(lái)講，在不付出創(chuàng)造性勞動(dòng)性的前提下，還可以根據(jù)這些附圖獲得其它的附圖。其中:
[0014]圖1示出了本發(fā)明中的USB高速發(fā)送電路在一個(gè)實(shí)施例中的電路結(jié)構(gòu)圖；
[0015]圖2為圖1中的第一電阻、第二電阻和第三電阻的匹配設(shè)計(jì)的示例圖。
【【具體實(shí)施方式】】
[0016]為使本發(fā)明的上述目的、特征和優(yōu)點(diǎn)能夠更加明顯易懂，下面結(jié)合附圖和【具體實(shí)施方式】對(duì)本發(fā)明作進(jìn)一步詳細(xì)的說(shuō)明。
[0017]此處所稱(chēng)的“一個(gè)實(shí)施例”或“實(shí)施例”是指可包含于本發(fā)明至少一個(gè)實(shí)現(xiàn)方式中的特定特征、結(jié)構(gòu)或特性。在本說(shuō)明書(shū)中不同地方出現(xiàn)的“在一個(gè)實(shí)施例中”并非均指同一個(gè)實(shí)施例，也不是單獨(dú)的或選擇性的與其他實(shí)施例互相排斥的實(shí)施例。
[0018]圖1示出了本發(fā)明中的USB高速發(fā)送電路在一個(gè)實(shí)施例中的電路結(jié)構(gòu)圖。如圖1所示，所述USB高速發(fā)送電路包括USB高速發(fā)送芯片110和芯片外電路120。
[0019]所述USB高速發(fā)送芯片110包括基準(zhǔn)電流產(chǎn)生電路111、電流復(fù)制電路112、第一控制開(kāi)關(guān)swl、第二電阻R2、第二控制開(kāi)關(guān)sw2、第三電阻R3。
[0020]所述基準(zhǔn)電流產(chǎn)生電路111包括運(yùn)算放大器0P、第一晶體管MPl和第一電阻R1。所述運(yùn)算放大器OP的第一輸入端與一個(gè)參考電壓相連，比如所述參考電壓可以為帶隙基準(zhǔn)電壓VBG，第二輸入端與第一電阻Rl的第一端相連，第一電阻Rl的第二端接地VSS。所述運(yùn)算放大器OP的輸出端與第一晶體管MPl的控制端相連，第一晶體管MPl的第一連接端接電源電壓VDD，第一晶體管MPl的第二連接端接第一電阻Rl的第一端，所述第一電阻Rl上流過(guò)基準(zhǔn)電流。在一個(gè)實(shí)施例中，第一晶體管為PMOS晶體管MPl，PMOS晶體管MPl的源極為第一連接端，PMOS晶體管MPl的漏極為第二連接端，PMOS晶體管MPl的柵極為控制端。
[0021]所述電流復(fù)制電路112用于復(fù)制所述基準(zhǔn)電流形成復(fù)制電流，并將該復(fù)制電流注入第一節(jié)點(diǎn)A。如圖所示的實(shí)施例中，所述電流復(fù)制電路112包括PMOS晶體管MP2、MP3、MP4, NMOS晶體管MNl和MN2。PMOS晶體管MP2的源極和柵極分別與PMOS晶體管MPl的源極和柵極相連。PMOS晶體管MP2的漏極與NMOS晶體管麗I的漏極和柵極相連，NMOS晶體管MNl的源極接地，NMOS晶體管MNl的柵極與NMOS晶體管MN2的柵極相連，NMOS晶體管麗2的源極接地，NMOS晶體管麗2的漏極與PMOS晶體管MP3的漏極和柵極相連。PMOS晶體管MP3的源極和柵極分別與PMOS晶體管MP4的源極和漏極相連，PMOS晶體管MP4的漏極作為第一節(jié)點(diǎn)A輸出所述復(fù)制電流。其中，PMOS晶體管MP2和MPl形成電流鏡，PMOS晶體管MP3和MP4形成電流鏡，NMOS晶體管麗I和麗2形成電流鏡，這樣實(shí)現(xiàn)了所述基準(zhǔn)電流的復(fù)制。
[0022]第一控制開(kāi)關(guān)swl和第二電阻R2串聯(lián)于第一節(jié)點(diǎn)A和接地端VSS之間，第二電阻R2的第一端作為第一輸出端DM。第二控制開(kāi)關(guān)sw2和第三電阻R3串聯(lián)于第一節(jié)點(diǎn)A和接地端VSS之間，第三電阻R3的第一端作為第二輸出端DP。在一個(gè)實(shí)施例中，第一控制開(kāi)關(guān)swl的第一連接端與第一節(jié)點(diǎn)A相連，第二連接端與第二電阻R2的第一端相連，第二電阻R2的第二端接地；第二控制開(kāi)關(guān)sw2的第一連接端與第一節(jié)點(diǎn)A相連，第二連接