帶有動態(tài)分配旁路模式的時鐘生成系統(tǒng)的制作方法
【專利說明】
【背景技術(shù)】
[0001]圖1示出了諸如多核服務(wù)器或智能電話芯片之類的處理芯片的典型的時鐘生成器系統(tǒng)。它包括鎖相回路(PLL) 102、時鐘分配電路104以及反饋分頻器(FB分頻器)106。PLL生成時鐘，并將它提供到時鐘分配電路104，控制其輸出(Clk Out)，以便其頻率和相位跟蹤輸入?yún)⒖?Ref)時鐘，雖然根據(jù)FB分頻器比率進(jìn)行乘法。S卩，Clk Out頻率通常等于Ref Clk頻率乘以FB分頻器值。如此，例如，如果FB分頻器106構(gòu)成Div/8電路，那么，ClkOut頻率將是Ref Clk的頻率的8倍。
[0002]時鐘分配電路(有時稱為時鐘樹等等)可包括緩存器及其他數(shù)字和/或模擬電路塊，用于分配由PLL產(chǎn)生的時鐘的多個輸出。取決于應(yīng)用，以及設(shè)計考慮，時鐘分配電路整體地或部分地可以或可以不與PLL在相同芯片上。
[0003]在很多情況下，PLL在強(qiáng)的偏置條件下啟動，以便實(shí)現(xiàn)帶有合理的鎖定時間的穩(wěn)定振蕩。強(qiáng)偏置條件通常對應(yīng)于初始高頻輸出。例如，操作參考時鐘可以在2GHz，但是，PLL可以在大約5GHz啟動。令人遺憾的是，由于初始PLL頻率高，因此，分配電路104通常被過度設(shè)計，來以這樣的高頻率操作。例如，時鐘分配電路可能要求較大的設(shè)備或較高的供電電平用于時鐘分配供應(yīng)，因?yàn)槿绻╇婋妷旱陀谀軌蛑С殖跏糚LL高頻條件的點(diǎn)，PLL將不會鎖定。如果PLL的電壓供應(yīng)耦合到時鐘分配電壓供應(yīng)，則時鐘分配負(fù)載也可能在PLL上導(dǎo)致尖峰。這會導(dǎo)致鎖定時間延長和不穩(wěn)定性，例如，在由于供電下降以及隨后的校正，引入共振條件的情況下。
[0004]相應(yīng)地，需要對這些及其他問題的解決方案。
[0005]附圖簡述
[0006]本發(fā)明的各實(shí)施例作為示例而非限制在各個附圖中示出，在附圖中類似的參考編號指代類似的元件。
[0007]圖1是示出了常規(guī)時鐘生成器系統(tǒng)的示圖。
[0008]圖2是根據(jù)一些實(shí)施例的PLL以及帶有時鐘分配旁路模式的時鐘分配電路的框圖。
[0009]圖3A和3B是示出了根據(jù)一些實(shí)施例的用于實(shí)現(xiàn)動態(tài)反饋路徑切換的方法的流程圖。
[0010]圖4是示出了根據(jù)一些實(shí)施例的用于實(shí)現(xiàn)動態(tài)切換電路的電路的示圖。
[0011]圖5A和5B是不出了根據(jù)一些實(shí)施例的圖4的動態(tài)切換電路的相關(guān)信號的信號不圖。
[0012]圖6是示出了根據(jù)一些實(shí)施例的用于使PLL和時鐘分配電路上電的過程的狀態(tài)圖。
【具體實(shí)施方式】
[0013]在某些實(shí)施例中，提供了緊回路模式，其中，在初始頻率鎖定階段，可以繞過時鐘分配電路的大部分，如果不是全部的話。當(dāng)時鐘分配功率正在被傾斜時，這可以允許PLL啟動，并被鎖定。其中，這意味著，PLL啟動頻率不必由時鐘分配電路的帶寬限制，如此，對于時鐘分配電路的供電電壓要求可以降低。即，時鐘分配電路不必被設(shè)計為支持初始PLL頻率。其中，這可以通過允許在時鐘分配電路中使用低泄漏設(shè)備以及過量供電電平，降低設(shè)備功率。另外，還可以實(shí)現(xiàn)短鎖定時間，因?yàn)榉峙涞却龝r間可以在初始PLL緊回路鎖定過程中被繞過。另一個優(yōu)點(diǎn)是，可以降低啟動電流尖脈沖。進(jìn)一步地，即使啟動條件不成問題，在某些實(shí)施例中，所公開的動態(tài)切換技術(shù)也可以用于在不同的時鐘負(fù)載以及時鐘負(fù)載組合內(nèi)和/或之間動態(tài)地切換，無需去激活PLL時鐘源。
[0014]圖2示出了根據(jù)一些實(shí)施例的PLL以及帶有時鐘分配旁路模式的時鐘分配電路的框圖，它包括PLL 102、時鐘分配負(fù)載(又名，clk dist、clk load或PLL load) 104和FB分頻器106，諸如在圖1中所描述的那些。它進(jìn)一步包括預(yù)分配切換電路205、控制邏輯214以及后分配切換電路215，如圖所示，所有都耦合在一起。
[0015]預(yù)分配切換電路205用于將PLL Clk輸出(PLLClk)或者初步(Prel)信號耦合到時鐘分配電路104的輸入(clkPreDist)。PLL輸出在正常操作過程中被用作到時鐘分配電路的輸入，而Prel.信號可以用于啟動(priming)模式，以當(dāng)時鐘分配電路被上電時對它進(jìn)行預(yù)先充電。
[0016]在所描繪的實(shí)施例中，預(yù)分配切換電路205包括信號源208、與(AND)門210，以及多路復(fù)用器(Mux.) 212，如圖所示的那樣耦合。多路復(fù)用器212由控制邏輯212控制，以選擇Prel.或者PLL信號耦合到時鐘分配電路。信號源208對應(yīng)于任何合適的信號源，諸如環(huán)形振蕩器、信號線、時鐘源、切換數(shù)字源、或任何其他所需信號源，取決于其相對于時鐘分配電路104的計劃用途。在某些實(shí)施例中，甚至可以不使用信號源。AND門210充當(dāng)開關(guān)，以將信號源與多路復(fù)用器212的Prel.輸入接合，或與其脫離。
[0017]后分配切換電路215包括動態(tài)時鐘切換器216以及多路復(fù)用器218。多路復(fù)用器操作用于在時鐘分配電路104的輸入(clkPreDist)和輸出(ClkPostDist)之間選擇，用于親合到FB分頻器106。(clkPreDist信號也可以被稱為“前分配時鐘(pre dist.clk)”或“前時鐘(pre clk.) ”，同樣，ClkPostDist也可以被稱為“后分配時鐘(post dist.clk) ”或“后時鐘(post clk.)”)。多路復(fù)用器218被動態(tài)時鐘切換器216控制，而動態(tài)時鐘轉(zhuǎn)接切換器216被控制邏輯214控制。動態(tài)時鐘切換器可包括邏輯元件的任何合適的組合或是其一部分，以從前分配時鐘切換到后時鐘，而不會導(dǎo)致有問題的假信號和/或FB和/或ClkFbDiv線上的延遲，這取決于特定實(shí)現(xiàn)以及設(shè)計考慮。例如，可能希望限制ClkFbDiv線上的假信號，以避免導(dǎo)致PLL “解鎖”的錯誤，例如，如果FB分頻器106包括可能受假信號的不利影響的計數(shù)器等等。(注意，如此處所使用的，術(shù)語“反饋線路”以及“反饋路徑”旨在一般性地包含動態(tài)切換器和PLL的FB輸入之間的反饋路徑的任何部分。它可以或可以不包括反饋塊，諸如反饋分頻器106。如此，應(yīng)該理解，后時鐘可以沿這些線路從時鐘分配電路中的任何所希望的點(diǎn)分接。在所描繪的圖形中，示出了從時鐘分配電路的末端分接，但是，它可以可另選地在任何合適的時鐘信號節(jié)點(diǎn)處從電路內(nèi)分接。)
[0018]圖3是示出了用于實(shí)現(xiàn)動態(tài)切換器218以從緊回路操作(繞過時鐘分配負(fù)載)平滑變換到寬回路操作的例程的流程圖，在寬回路操作，時鐘分配負(fù)載被接合在PLL控制回路內(nèi)。在304，反饋路徑的時鐘(ClkFbDiv)從前時鐘切換到后時鐘，而不會改變狀態(tài)，如此，不會引起顯著的(如果有的話)假信號。當(dāng)在緊回路中PLL被鎖定時，預(yù)期后和前時鐘具有相同頻率。通過使用此信息，可以評估前時鐘相對于后時鐘的靜態(tài)位置，并將其用于進(jìn)行從前時鐘向后時鐘的平穩(wěn)變換。
[0019]在某些實(shí)施例中，動態(tài)時鐘切換器216基本上跟蹤兩個時鐘(前和后時鐘)，并導(dǎo)致多路復(fù)用器218在后時鐘與當(dāng)取消選擇前時鐘(從反饋路徑脫離)時的前時鐘處于(或?qū)⒁幱?相同狀態(tài)時選擇后時鐘，以便避免在ClkFbDiv線上導(dǎo)致假信號。在某些實(shí)施例中，它以充分時間這樣做，以便在ClkFbDiv線上避免過度的頻率跳轉(zhuǎn)或延遲。例如，它可以從高前時鐘狀態(tài)切換到高后時鐘狀態(tài)，或它可以從低前時鐘狀態(tài)切換到低后時鐘狀態(tài)。它甚至可以從前時鐘處于一種狀態(tài)的情況切換到處于不同狀態(tài)的情況的后時鐘，只要定時被控制，以避免有害的延遲或假信號。注意，從當(dāng)前時鐘被脫離到后時鐘接合，可能有或可能沒有顯著的延遲。另一方面，如果有不是非實(shí)質(zhì)的延遲，例如，由于固有的或強(qiáng)制的延遲，在后時鐘被接合的時刻，它們可能處于不同的狀態(tài)。在某些實(shí)施例中，利用此情況，動態(tài)切換電路可以使用電路來“橋接變換”，例如，將反饋路徑維持在目標(biāo)狀態(tài)，例如，當(dāng)脫離時前時鐘的狀態(tài)以及當(dāng)接合時后時鐘的狀態(tài)。
[0020]圖3B示出了根據(jù)一些實(shí)施例的用于實(shí)現(xiàn)304動態(tài)切換電路的方法，其中，在從前時鐘向后時鐘變換過程中，維持低狀態(tài)。在312，確定前時鐘和后時鐘之間的相對相位關(guān)系。即，判斷前時鐘領(lǐng)先于還是滯后于后時鐘。在314，如果前時鐘滯后于后時鐘，那么，過程轉(zhuǎn)到316。這導(dǎo)致向后時鐘的變換由前時鐘的高到低變換啟動。在后時鐘領(lǐng)先的情況下，這應(yīng)該確保后時鐘將處于低狀態(tài)。否則，如果前時鐘領(lǐng)先于后時鐘，那么在314，過程轉(zhuǎn)到318，向后時鐘的變換由前時鐘的低到高變換引起，此時后時鐘處于低狀態(tài)。
[0021]圖4是示出了根據(jù)一些實(shí)施例的用于實(shí)現(xiàn)動態(tài)切換器216的電路的示圖。對于此實(shí)施例，在向后時鐘變換過程中，ClkFbDiv線被保持為低。圖5A和5B是示出了當(dāng)反饋路徑從前時鐘切換到后時鐘(通過使能(SwEn)信號的斷言來使能)時圖4的動態(tài)切換器的相關(guān)信號的信號示圖。圖5A示出了當(dāng)前時鐘領(lǐng)先于后時鐘時的情況，而圖5B示出了當(dāng)前時鐘滯后于后時鐘時的情況。
[0022]圖4的所描繪的切換器電路包括相位檢測器402、metaflop (耐亞穩(wěn)定性觸發(fā)器)404、鎖存器406、408，多路復(fù)用器410，以及AND門412，416，它們耦合在一起，并耦合到多路復(fù)用器218，如圖所示。可以假設(shè)，前和后時鐘正在運(yùn)行，S卩，PLL輸出正在驅(qū)動時鐘分配電路104，如此，可以假設(shè)前和后時鐘具有相同頻率。
[0023]當(dāng)SwEn信號斷言(高)時，啟動從前時鐘向后時鐘的反饋線路變換。這會導(dǎo)致metaflop輸出(SwEnOL)變高，這會利用反映前時鐘領(lǐng)先還是滯后于后時鐘的輸出(PhDetOut)結(jié)果來鎖定相位檢測器402。如果前時鐘領(lǐng)先，那么，PhDetOut為低，但是，如果它滯后，那么，PhDetOut為高。(其中，metaflop 404用于將SwEn信號與前時鐘同步。應(yīng)該理解，可以使用任何合適的邏輯電路來實(shí)現(xiàn)相位檢測器，metaflop等等。它們類似地起作用，應(yīng)該理解，可以使用鎖存器、觸發(fā)器、門等等的任何合適的組合來實(shí)現(xiàn)合適的相位檢測器，metaflops，等等。)
[0024]如果PhDetOut為低(前時鐘領(lǐng)先于后時鐘)，那么，選擇多路復(fù)用器410處的’ 0路徑。這是