減小芯片輸入端口所需建立保持時間的電路及方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及半導(dǎo)體芯片設(shè)計領(lǐng)域，具體涉及一種減小芯片輸入端口所需建立保持時間的電路及方法
【背景技術(shù)】
[0002]計算機(jī)以及各種電子設(shè)備廣泛的應(yīng)用于現(xiàn)代生活的各個方面，對半導(dǎo)體芯片需求越來越大。人們對速度要求越來越快，芯片時鐘就越來越小，而系統(tǒng)給與芯片輸入端口的建立和保持時間越來越小。這就需要設(shè)計出更小建立和保持時間的芯片。
[0003]如圖1所示，建立時間(setup time)是指在芯片時鐘信號上升沿到來以前，輸入信號穩(wěn)定不變的時間，如果建立時間不夠，輸入信號將不能在這個時鐘被芯片正確接收；
[0004]保持時間(hold time)是指在芯片時鐘信號上升沿到來以后，輸入信號穩(wěn)定不變的時間，如果保持時間不夠，輸入信號同樣不能在這個時鐘被芯片正確接收。
[0005]如圖2所示，現(xiàn)代高速芯片時鐘信號通常都是差分信號(vclk/vclk_n)，而需要采樣的輸入信號都為單端信號(通常與某基準(zhǔn)電位vref比較判斷高低)。這樣使得基準(zhǔn)電位vref發(fā)生抖動會導(dǎo)致輸入信號延遲發(fā)生變化，從而導(dǎo)致芯片需要的建立保持時間發(fā)生變化。如圖3所示，包括差分接收器、單端接收器、時鐘開關(guān)電路、可變延遲單元以及采樣電路，單端接收器和可變延遲位于信號路徑，差分接收器和時鐘開關(guān)電路位于時鐘路徑。差分接收器的輸入端接收差分信號(vclk/vclk_n)，輸出時鐘信號clk_i進(jìn)入時鐘開關(guān)電路輸出內(nèi)部采樣時鐘clk_latch，采樣電路在內(nèi)部采樣時鐘clk_latch的觸發(fā)下對輸入信號進(jìn)行采樣。差分時鐘信號和單端輸入信號需要不同片內(nèi)接收器，再加上芯片工作溫度、制造工業(yè)以及工作電壓等等都會影響芯片的建立時間和保持時間?？勺冄舆t單元是在產(chǎn)品設(shè)計或者生產(chǎn)階段調(diào)好的，無法根據(jù)應(yīng)用自動調(diào)節(jié)。

【發(fā)明內(nèi)容】

[0006]為了解決現(xiàn)有的芯片的建立時間和保持時間易受到影響的技術(shù)問題，本發(fā)明提供一種減小芯片輸入端口所需建立保持時間的電路及方法。
[0007]本發(fā)明的技術(shù)解決方案:
[0008]—種減小芯片輸入端口所需建立保持時間的電路，包括差分接收器、單端接收器、時鐘開關(guān)電路、可變延遲單元以及輸入信號采樣電路，單端接收器和可變延遲單元依次連接位于信號路徑上，差分接收器和時鐘開關(guān)電路依次連接且位于時鐘路徑，所述時鐘開關(guān)電路的輸出端與輸入信號采樣電路連接，其特殊制之處在于:還包括正向時鐘冗余單元、反向時鐘冗余單元和判斷電路，
[0009]所述正向時鐘冗余單元用于對正向時鐘信號vclk進(jìn)行接收并經(jīng)過延遲調(diào)整后在內(nèi)部采樣時鐘clk_latch的觸發(fā)下進(jìn)行采樣，輸出采樣結(jié)果clk_sig_o給判斷電路；
[0010]所述反向時鐘冗余單元用于對反向時鐘信號vclk_n進(jìn)行接收并經(jīng)過延遲調(diào)整后在內(nèi)部采樣時鐘clk_latch的觸發(fā)下進(jìn)行采樣，輸出采樣結(jié)果clk_n_sig_o給判斷電路；
[0011]所述判斷電路根據(jù)接收到的采樣結(jié)果clk_sig_o和采樣結(jié)果clk_n_sig_o同步調(diào)整可變延遲單元、正向時鐘冗余單元中的可變延遲單元和反向時鐘冗余單元中的反向時鐘可變延遲單元，直至采樣結(jié)果clk_sig_o和采樣結(jié)果clk_n_sig_o發(fā)生翻轉(zhuǎn)。
[0012]上述正向時鐘冗余單元包括依次連接的正向時鐘單端接收器、正向時鐘可變延遲單元和正向時鐘采樣電路，所述正向時鐘單端接收器的輸入端接收正向時鐘信號vclk，正向時鐘采樣電路輸出采樣結(jié)果clk_sig_o給判斷電路，所述時鐘開關(guān)電路的輸出端與正向時鐘采樣電路連接。
[0013]上述反向時鐘冗余單元包括依次連接的反向時鐘單端接收器、反向時鐘可變延遲單元和反向時鐘采樣電路，所述反向時鐘單端接收器的輸入端接收反向時鐘信號vclk_n，反向時鐘采樣電路輸出采樣結(jié)果clk_n_sig_o給判斷電路；所述時鐘開關(guān)電路的輸出端與反向時鐘采樣電路連接。
[0014]—種減小芯片輸入端口所需建立保持時間的電路，其特殊之處在于:包括差分接收器、單端接收器、時鐘開關(guān)電路、輸入信號采樣電路、時鐘可變延遲單元、正向時鐘冗余單元、反向時鐘冗余單元和判斷電路，
[0015]單端接收器和輸入信號采樣電路依次連接且位于信號路徑上，差分接收器、時鐘可變延遲單元和時鐘開關(guān)電路依次連接且位于時鐘路徑，所述時鐘開關(guān)電路的輸出端與輸入信號采樣電路連接，
[0016]所述正向時鐘冗余單元用于在內(nèi)部采樣時鐘clk_latch的觸發(fā)下對正向時鐘信號vclk進(jìn)行采樣，輸出采樣結(jié)果clk_sig_o給判斷電路；
[0017]所述反向時鐘冗余單元用于在內(nèi)部采樣時鐘clk_latch的觸發(fā)下對反向時鐘信號vclk_n進(jìn)行采樣，輸出采樣結(jié)果clk_n_sig_o給判斷電路；
[0018]所述判斷電路根據(jù)接收到的采樣結(jié)果clk_sig_o和采樣結(jié)果clk_n_sig_o調(diào)整時鐘可變延遲單元，直至采樣結(jié)果clk_sig_o和采樣結(jié)果clk_n_sig_o發(fā)生變化。
[0019]上述正向時鐘冗余單元包括依次連接的正向時鐘單端接收器和正向時鐘采樣電路，所述正向時鐘單端接收器的輸入端接收正向時鐘信號vclk，正向時鐘采樣電路輸出采樣結(jié)果clk_sig_o給判斷電路，所述時鐘開關(guān)電路的輸出端與正向時鐘采樣電路連接。
[0020]上述反向時鐘冗余單元包括依次連接的反向時鐘單端接收器反向時鐘采樣電路，所述反向時鐘單端接收器的輸入端接收反向時鐘信號vclk_n，反向時鐘采樣電路輸出采樣結(jié)果clk_n_sig_o給判斷電路；所述時鐘開關(guān)電路的輸出端與反向時鐘采樣電路連接。
[0021]減小芯片輸入端口所需建立保持時間的方法，包括以下步驟:
[0022]1】將可變延遲單元、正向時鐘可變延遲單元和反向時鐘可變延遲單元的可變延遲設(shè)置為最小值；
[0023]2】上電采樣:
[0024]對正向時鐘信號vclk進(jìn)行接收并經(jīng)過延遲調(diào)整后在內(nèi)部采樣時鐘clk_latch的觸發(fā)下進(jìn)行采樣，輸出采樣結(jié)果clk_sig_o給判斷電路；
[0025]同時對反向時鐘信號vclk_n進(jìn)行接收并經(jīng)過延遲調(diào)整后在內(nèi)部采樣時鐘clk_latch的觸發(fā)下進(jìn)行采樣，輸出采樣結(jié)果clk_n_sig_o給判斷電路；
[0026]3】基于采樣結(jié)果進(jìn)行判斷調(diào)整:
[0027]根據(jù)接收到的采樣結(jié)果clk_sig_o和采樣結(jié)果clk_n_sig_o同步調(diào)整可變延遲單元、正向時鐘冗余單元中的可變延遲單元和反向時鐘冗余單元中的反向時鐘可變延遲單元，直至采樣結(jié)果clk_sig_o和采樣結(jié)果clk_n_sig_o發(fā)生翻轉(zhuǎn)。
[0028]減小芯片輸入端口所需建立保持時間的方法，包括以下步驟:
[0029]1】將時鐘可變延遲單元的可變延遲設(shè)置為最小值；
[0030]2】上電采樣:
[0031]對正向時鐘信號vclk進(jìn)行接收并在內(nèi)部采樣時鐘clk_latch的觸發(fā)下進(jìn)行采樣，輸出采樣結(jié)果clk_sig_o給判斷電路；
[0032]同時對反向時鐘信號vclk_n進(jìn)行接收并在內(nèi)部采樣時鐘clk_latch的觸發(fā)下進(jìn)行采樣，輸出采樣結(jié)果clk_n_sig_o給判斷電路；
[0033]3】基于采樣結(jié)果進(jìn)行判斷調(diào)整:
[0034]根據(jù)接收到的采樣結(jié)果clk_sig_o和采樣結(jié)果clk_n_sig_o調(diào)整時鐘路徑中的時鐘可變延遲單元，直至采樣結(jié)果clk_sig_o和采樣結(jié)果clk_n_sig_o發(fā)生翻轉(zhuǎn)。
[0035]本發(fā)明所具有的優(yōu)點(diǎn):
[0036]1、本發(fā)明可以自動調(diào)整內(nèi)部延遲已達(dá)到最優(yōu)的建立時間和保持時間。
[0037]2、本發(fā)明利用時鐘路徑的clk_latch分別采樣正向時鐘信號(vclk)和反向時鐘(vclk_n)對采樣結(jié)果進(jìn)行判斷自動調(diào)節(jié)信號路徑上的延遲單元。由于本發(fā)明的設(shè)計不需要系統(tǒng)提供額外的功能(只要有時鐘就行)，自調(diào)整可以在芯片上電過程實(shí)現(xiàn)也可以在芯片空閑狀態(tài)下實(shí)現(xiàn)。
[0038]3、本發(fā)明另一種減小芯片輸入端口所需建立保持時間的方式，把可變延遲放在時鐘路徑上，它的額外好處是可以減少可變延遲的個數(shù)，從而優(yōu)化芯片的面積。
【附圖說明】
[0039]圖1為建立時間和保持時間的定義過程示意圖；
[0040]圖2為差分時鐘對單端輸入信號的建立時間和保持時間的時序示意圖；
[0041]圖3為現(xiàn)有的芯片接收器和采樣電路結(jié)構(gòu)示意圖；
[0042]圖4為本發(fā)明減小輸入端口需要建立保持時間的接口電路示意圖；
[0043]圖5為判斷電路工作過程示意圖；
[0044]圖6本發(fā)明另一種可變延遲在時鐘路徑的接口電路示意圖。
【具體實(shí)施方式】
[0045]如圖4所示利用時鐘路徑的clk_latch分別采樣正向時鐘信號(vclk)和反向時鐘(vclk_n)對采樣結(jié)果進(jìn)