,作為所述編碼字DtC/C；2···CtN1的所述數(shù)據(jù)部分。所述 輸入字Dt也保存在所述第一寄存器REG2,而且已編碼的N-1比特由所述第二分支320在下 一個N-1時刻輸出。所述卷積編碼器300A的狀態(tài)在每一時刻都在更新，因此，每個N比特 編碼與一個獨立的編碼狀態(tài)相關。因此，接收所述N比特編碼的已知的網(wǎng)格編碼解調器的 結構可以通過將相位狀態(tài)和編碼狀態(tài)結合在一起應用于每個接收到的符號。在接收側，沒 有必要等待先接收所有的符號。
[0029] 圖3B示出了圖3A中的所述卷積編碼器300A的樹狀圖300B。所述卷積編碼器 300A有1/4速率的遞歸的（17, 3)編碼。1/4速率意味著對每一比特輸入將有4比特編碼 輸出。所述（17,3)編碼是標準的命名，其中，7是基于以八進制格式（S卩，八進制111，其等 于7)輸入到所述第一加法器ADD1的三個輸入，而3通常表示寄存器的數(shù)量加1。在這種情 況下，然而，由于額外的寄存器，即所述第一寄存器REG2,所述標準的命名需要修改。已知的 所述卷積編碼器有第二和第三寄存器REG1、REG0,其結果為3 (兩個寄存器，REG1、REG0,加 1)。所述卷積編碼器300A的所述額外的寄存器REG2由數(shù)字17中的1表示。
[0030] 在樹狀圖300B中，所述卷積編碼器300A被初始化為0。虛線箭頭表示與狀態(tài)轉換 相關的編碼輸出為〇,而實線箭頭表示編碼輸出為1。虛線、豎線組成了輸出比特，其是一個 輸入加三個奇偶校驗比特。如果第一個輸入字〇,是1，符號是100,則在樹狀圖300B中的 第一個輸出如所述卷積編碼器300A所示是4。所述第一寄存器REG2保留該第一個輸入字 Dt用于生成三比特奇偶校驗碼。樹狀圖200B示出在3比特輸入字之后狀態(tài)轉換變得穩(wěn)定， 在此之后，轉換模式開始重復。詳細的樹狀終止程序大體是已知的，此處不再進行詳細的探 討，因為這里有很多的可選項用于使用不同的生成多項式來編碼。
[0031] 圖3C示出了直接序列擴頻（DSSS)和含有所述卷積編碼器300A的TCM實施的網(wǎng) 格編碼調制之間的性能比較圖300C。該圖示出了相對于信噪比（SNR)的誤碼率（BER)。
[0032] 以2GFSK調制仿真的所述TCM編碼（17, 3)的性能有一個調制指數(shù)h= 0. 5和一 個高斯相位形成因子BT= 0. 5。所述調制指數(shù)和高斯相位形成因子只是舉例，本發(fā)明不局 限于此。仿真的編碼速率是1/8U/16和1/32。對于相同編碼速率顯示的結果，所述TCM編 碼器200A以超過3dB性能優(yōu)于所述DSSS方法。
[0033] 圖4示出了圖1中的所述TCM100的另一種卷積編碼器400的原理圖。在該實例 中所述編碼器300有一個（35,11)編碼。
[0034] 所述卷積編碼器400將輸入字Dt生成為編碼字DtW…CtN \所述卷積編碼器 400有第一邏輯分支410和第二邏輯分支420。
[0035] 所述第一邏輯分支410配置成用于生成所述編碼字1的數(shù)據(jù)部分Dt。 所述第二邏輯分支420與所述第一邏輯分支410并行連接，在所述編碼字 1的 所述數(shù)據(jù)部分〇,生成之后，配置成用于生成所述編碼字DtC/C^-C^1的相應的奇偶校驗部 分(：/(；2···(； Ν1。盡管本發(fā)明并不局限于此，在所述第二邏輯分支320中的所述卷積編碼器 400是遞歸的，其中具有一個反饋結構。
[0036] 所述第二邏輯分支420有第一寄存器REG3、第一模2加法器ADD1、第二寄存器 REG2、第二模2加法器ADD2、第三寄存器REG1和第四寄存器REG0。所述第一寄存器REG3 有一個配置成用于接收所述輸入字Dt的輸入和一個輸出。所述第一模2加法器有與所述 第一寄存器REG4的所述輸出連接的第一輸入、第二輸入、第三輸入和一個輸出。所述第二 寄存器REG2有與所述第一模2加法器ADD1的所述輸出連接的一個輸入和與所述第一模2 加法器ADD1的所述第三輸入連接的一個輸出。所述第二摸2加法器ADD2有與所述第一 模2加法器ADD1的所述輸出連接的第一輸入、第二輸入和一個配置成用于輸出所述編碼字 1的所述奇偶校驗部分C/(；2···(；Ν1的輸出。所述第三寄存器REG1有一個與所 述第二寄存器REG2的所述輸出連接的輸入和一個輸出。所述第四寄存器REG0有一個與所 述第三寄存器REG1的所述輸出連接的輸入、一個與所述第一模2加法器ADD1的所述第二 輸入連接的且與所述第二模2加法器ADD2的所述第二輸入連接的輸出。
[0037] 在所述卷積編碼器400生成所述編碼字DtC/C；2…CtN1之后，圖1中示出的所述調 制器120配置成用于將所述編碼字DAt2…CtN1的所述數(shù)據(jù)部分Dt和所述奇偶校驗部分 1的每一比特調制為相對應的符號St。調制類型正如上文結合圖3A所述。
[0038] 像上述討論的卷積編碼器300A，所述卷積編碼器400通過添加所述第一寄存器 REG3和已知的卷積編碼器不同，并且也具有不同的時序。所述已知的卷積編碼器為輸入字 Dt同時生成編碼的比特，編碼器400則不是這樣。當所述輸入字D,在第一時刻存儲在所述 第一寄存器REG3時，所述卷積編碼器400的上面的分支410輸出所述輸入字Dt作為所述編 碼字1的所述數(shù)據(jù)部分。所述輸入字Dt也保存在所述第一寄存器REG3,而且已 編碼的N-1比特由所述第二分支420在下一個N-1時刻輸出。所述卷積編碼器300A的狀態(tài) 在每一時刻都在更新，因此，每個N比特編碼與一個獨立的編碼狀態(tài)相關。因此，接收所述 N比特編碼的已知的網(wǎng)格編碼解調器的結構可以通過將相位狀態(tài)和編碼狀態(tài)結合在一起應 用于每個接收到的符號。在接收側，沒有必要等待先接收所有的符號。
[0039] 圖5示出了圖1中的所述TCM100的另一種卷積編碼器500的原理圖。在該實例 中所述編碼器500有一個（77, 31)編碼。
[0040] 所述卷積編碼器500將輸入字Dt生成為編碼字DtC/Ct2…CtN \所述卷積編碼器 500有第一邏輯分支510和第二邏輯分支520。
[0041] 所述第一邏輯分支510配置成用于生成所述編碼字1的數(shù)據(jù)部分Dt。 所述第二邏輯分支520與所述第一邏輯分支510并行連接，在所述編碼字1的 所述數(shù)據(jù)部分〇,生成之后，配置成用于生成所述編碼字DtC/C^-C^1的相應的奇偶校驗部 分(：/(；2···(；Ν1。盡管本發(fā)明并不局限于此，在所述第二邏輯分支320中的所述卷積編碼器 500是遞歸的，其中具有一個反饋結構。
[0042] 所述第二邏輯分支520有第一寄存器REG4、第一模2加法器ADD1、第二寄存器 REG3、第二模2加法器ADD2、第三寄存器REG2、第四寄存器REG1和第五寄存器REG0。所述 第一寄存器REG4有一個配置成用于接收所述輸入字Dt的輸入和一個輸出。所述第一模2 加法器有與所述第一寄存器REG4的所述輸出連接的第一輸入、第二輸入、第三輸入、第四 輸入、第五輸入和一個輸出。所述第二寄存器REG3有與所述第一模2加法器ADD1的所述 輸出連接的一個輸入和與所述第一模2加法器ADD1的所述第五輸入連接的一個輸出。所 述第二摸2加法器ADD2有與所述第一模2加法器ADD1的所述輸出連接的第一輸入、與所 述第二寄存器REG3的所述輸出連接的第二輸入、第三輸入和一個配置成用于輸出所述編 碼字DtW…CtN1的所述奇偶校驗部分C兄2…CtN1的輸出。所述第三寄存器REG2有一個 與所述第二寄存器REG3的所述輸出連接的輸入、一個與所述第一模2加法器ADD1的所述 第四輸入連接的輸出。所述第四寄存器REG1有一個與所述第三寄存器REG2的所述輸出連 接的輸入、一個與所述第一模2加法器ADD1的所述第三輸入連接的輸出。所述第五寄存器 REG0有一個與所述第四寄存器REG1的所述輸出連接