+D7*(DCM1+DCNM0, DCPM1)+DCPN5 ；
[0103]如果D6 = 0，將單刀三擲開關(guān)SPM1接GND，校準(zhǔn)子DAC105的控制碼DM〈6:0>為D0S+D12*DCM6+D11*DCM5+D10*DCM4+D9*DCM3+D8*DCM2+D7*(DCM1+DCNM0, DCPM1)-DCPM1+DC
PN50
[0104]比較器比較輸入端，得到D5碼值。
[0105]再下一周期將單刀三擲開關(guān)SPN4接VREF ;
[0106]如果D5 = 1，將單刀三擲開關(guān)SPN5接VREF ；
[0107]如果D5 = 0，將單刀三擲開關(guān)SPN5接GND。
[0108]校準(zhǔn)子DAC105的控制碼DM〈6: 0>為:
[0109]D0S+D12*DCM6+D11*DCM5+D10*DCM4+D9*DCM3+D8*DCM2+D7*(DCM1+DCNM0, DCPM1) +D6*(0, -DCPM1)+D5*DCPN5+DCPN4 ；
[0110]比較器103比較輸入端，得到D4碼值。
[0111]以此類推，比較器103不斷對(duì)比輸入端，直到完成最低權(quán)重位CPN1的轉(zhuǎn)換，至此D12-D1的碼值均已確定，差分逐次逼近模數(shù)轉(zhuǎn)換完成。
[0112]以上通過具體實(shí)施例對(duì)本發(fā)明進(jìn)行了詳細(xì)的說明，但這些并非構(gòu)成對(duì)本發(fā)明的限制。在不脫離本發(fā)明原理的情況下，本領(lǐng)域的技術(shù)人員還可做出許多變形和改進(jìn)，這些也應(yīng)視為本發(fā)明的保護(hù)范圍。
【主權(quán)項(xiàng)】
1.一種偽差分電容型逐次逼近模數(shù)轉(zhuǎn)換器，其特征在于，包括第一電容陣列、第二電容陣列、校準(zhǔn)電容陣列和比較器； 所述第一電容陣列的輸出端連接到所述比較器的第一輸入端且通過一切換開關(guān)連接到共模電平，所述第二電容陣列的輸出端連接到所述比較器的第二輸入端且通過一切換開關(guān)連接到共模電平，所述比較器的第一輸入端和第二輸入端為互為反相的輸入端，由所述第一電容陣列和所述第二電容陣列組成偽差分電容陣列； 所述第一電容陣列包括第一段子電容陣列和一個(gè)以上的低位段子電容陣列，所述第一段子電容陣列為位數(shù)比各所述低位段子電容陣列都高； 所述第一段子電容陣列包括多位電容，各所述低位段子電容陣列包括多位電容，所述第二電容陣列的電容位數(shù)比所述第一段子電容陣列的電容位數(shù)多一個(gè)，所述第二電容陣列的最高位電容到次低位電容依次和相同位的所述第一段子電容陣列的電容大小相等并組成差分權(quán)重位電容；所述第二電容陣列的最低位電容和次低位電容大小相等； 模數(shù)轉(zhuǎn)換過程中，首先從所述第一段子電容陣列的最高位到最低位進(jìn)行逐位的差分權(quán)重位的模數(shù)轉(zhuǎn)換，所述第一段子電容陣列的最低位差分權(quán)重位轉(zhuǎn)換完成后，將所述最低位差分權(quán)重位碼值轉(zhuǎn)換成過渡碼值；當(dāng)所述最低位差分權(quán)重位碼值為1時(shí)，所述過渡碼值使所述第二電容陣列的次低位電容和最低位電容都接地；當(dāng)所述最低位差分權(quán)重位碼值為0時(shí)，所述過渡碼值使所述第二電容陣列的次低位電容和最低位電容都接參考電壓； 所述過渡碼值轉(zhuǎn)換完成后，由所述第一段子電容陣列的最低位電容和所述低位段子電容陣列的電容組成單端權(quán)重位模式電容陣列并進(jìn)行單端權(quán)重位的轉(zhuǎn)換； 所述校準(zhǔn)電容陣列包括多位電容，所述校準(zhǔn)電容陣列的輸出端和所述第二電容陣列的輸出端通過耦合電容連接，所述校準(zhǔn)電容陣列用于對(duì)所述偽差分電容陣列的電容的失配和所述比較器的偏移進(jìn)行校準(zhǔn)。2.如權(quán)利要求1所述的偽差分電容型逐次逼近模數(shù)轉(zhuǎn)換器，特征在于：所述第一段子電容陣列的各位電容的上極板連接在一起并作為電容正相端，所述電容正相端為所述第一電容陣列的輸出端，所述第一段子電容陣列的各位電容的下極板分別通過一個(gè)一刀三擲開關(guān)連接到正相輸入電壓、參考電壓和地中的一個(gè)； 同一所述低位段子電容陣列的各位電容的上極板連接在一起，同一所述低位段子電容陣列的各位電容的下極板分別通過一個(gè)一刀三擲開關(guān)連接到正相輸入電壓、參考電壓和地中的一個(gè)； 所述第一段子電容陣列的各位電容的上極板和相鄰的所述低位段子電容陣列的各位電容的上極板通過耦合電容連接，相鄰的各所述低位段子電容陣列的各位電容的上極板也通過耦合電容連接； 所述第二電容陣列的各位電容的上極板連接在一起并作為電容反相端，所述電容反相端為所述第二電容陣列的輸出端，所述第二電容陣列的各位電容的下極板分別通過一個(gè)一刀三擲開關(guān)連接到反相輸入電壓、參考電壓和地中的一個(gè)； 所述校準(zhǔn)電容陣列的各位電容的上極板連接在一起并作為所述校準(zhǔn)電容陣列的輸出端，所述校準(zhǔn)電容陣列的各位電容的下極板分別通過一個(gè)一刀三擲開關(guān)連接到反相輸入電壓、參考電壓和地中的一個(gè)。3.如權(quán)利要求2所述的偽差分電容型逐次逼近模數(shù)轉(zhuǎn)換器，特征在于： 所述比較器的第一輸入端為正相輸入端，所述比較器的第二輸入端為反相輸入端； 所述比較器的輸出端連接到控制邏輯電路，各所述一刀三擲開關(guān)和各所述切換開關(guān)由所述控制邏輯電路控制。4.如權(quán)利要求1或2所述的偽差分電容型逐次逼近模數(shù)轉(zhuǎn)換器，特征在于:所述第一段子電容陣列包括6位電容，共有一個(gè)所述低位段子電容陣列且所述低位段子電容陣列包括6位電容，所述校準(zhǔn)電容陣列包括7位電容。5.如權(quán)利要求4所述的偽差分電容型逐次逼近模數(shù)轉(zhuǎn)換器，特征在于:所述第一段子電容陣列的最高位電容到最低位電容的大小依次為32倍單位電容、16倍單位電容、8倍單位電容、4倍單位電容、2倍單位電容和1倍單位電容； 所述低位段子電容陣列的最高位電容到最低位電容的大小依次為16倍單位電容、8倍單位電容、4倍單位電容、2倍單位電容、1倍單位電容和1倍單位電容； 所述校準(zhǔn)電容陣列的最高位電容到最低位電容的大小依次為16倍單位電容、8倍單位電容、4倍單位電容、2倍單位電容、1倍單位電容、1/2倍單位電容和1/4倍單位電容。6.如權(quán)利要求1或2所述的偽差分電容型逐次逼近模數(shù)轉(zhuǎn)換器，特征在于:所述第一段子電容陣列中選擇性設(shè)置有調(diào)節(jié)電容，各所述低位段子電容陣列中選擇性設(shè)置有調(diào)節(jié)電容，所述第二電容陣列選擇性設(shè)置有調(diào)節(jié)電容，所述校準(zhǔn)電容陣列設(shè)置有調(diào)節(jié)電容，各所述調(diào)節(jié)電容的上極板和對(duì)應(yīng)的位電容的上極板連接在一起、各所述調(diào)節(jié)電容的下極板和地連接。7.如權(quán)利要求1所述的偽差分電容型逐次逼近模數(shù)轉(zhuǎn)換器，特征在于:對(duì)所述偽差分電容陣列的電容的失配和所述比較器的偏移進(jìn)行校準(zhǔn)的校準(zhǔn)碼存儲(chǔ)在存儲(chǔ)器中。8.如權(quán)利要求7所述的偽差分電容型逐次逼近模數(shù)轉(zhuǎn)換器，特征在于:各所述校準(zhǔn)碼通過在所述控制邏輯電路對(duì)各所述一刀三擲開關(guān)和各所述切換開關(guān)控制下進(jìn)行逐次逼近測(cè)量并計(jì)算得到。9.如權(quán)利要求7所述的偽差分電容型逐次逼近模數(shù)轉(zhuǎn)換器，特征在于:所述偽差分電容陣列的電容的失配所對(duì)應(yīng)的所述校準(zhǔn)碼包括:所述第一段子電容陣列的各位權(quán)重電容對(duì)應(yīng)的校準(zhǔn)碼，所述第二電容陣列的各位權(quán)重電容對(duì)應(yīng)的校準(zhǔn)碼，所述第一段子電容陣列和所述第二電容陣列的對(duì)應(yīng)位組成的差分權(quán)重電容對(duì)應(yīng)的校準(zhǔn)碼，和所述第一段子電容陣列相鄰接的所述低位段子電容陣列的最高位和次高位的權(quán)重電容對(duì)應(yīng)的校準(zhǔn)碼。10.如權(quán)利要求1或8或9所述的偽差分電容型逐次逼近模數(shù)轉(zhuǎn)換器，特征在于:在模數(shù)轉(zhuǎn)換過程中由多個(gè)所述校準(zhǔn)碼得到對(duì)應(yīng)轉(zhuǎn)換位的控制碼，并通過得到的所述控制碼對(duì)所述校準(zhǔn)電容陣列進(jìn)行控制形成對(duì)各位模數(shù)轉(zhuǎn)換的誤差補(bǔ)償。
【專利摘要】本發(fā)明公開了一種偽差分電容型逐次逼近模數(shù)轉(zhuǎn)換器，包括第一和二電容陣列、校準(zhǔn)電容陣列和比較器，第一電容陣列的低位段子電容陣列保持單端結(jié)構(gòu)、高位第一段子電容陣列和第二電容陣列組成差分結(jié)構(gòu)，第一和二電容陣列組成單端結(jié)合差分的偽差分電容陣列。模數(shù)轉(zhuǎn)換過程中，最低位差分權(quán)重位轉(zhuǎn)換完成后形成過渡碼值實(shí)現(xiàn)差分到單端過渡。校準(zhǔn)電容陣列的輸出端和第二電容陣列的輸出端通過耦合電容連接，用于對(duì)偽差分電容陣列的電容的失配和所述比較器的偏移進(jìn)行校準(zhǔn)。本發(fā)明能節(jié)省芯片面積，能夠進(jìn)行自校準(zhǔn)、提高轉(zhuǎn)換精度。
【IPC分類】H03M1/38
【公開號(hào)】CN105375925
【申請(qǐng)?zhí)枴緾N201510853946
【發(fā)明人】張斌, 尹濤
【申請(qǐng)人】上海華虹宏力半導(dǎo)體制造有限公司
【公開日】2016年3月2日
【申請(qǐng)日】2015年11月30日