時(shí)鐘切換電路的制作方法
【技術(shù)領(lǐng)域】
[0001 ] 本發(fā)明涉及一種半導(dǎo)體集成電路，特別是涉及一種時(shí)鐘切換電路。
【背景技術(shù)】
[0002]輸出時(shí)鐘在多個(gè)異步的輸入時(shí)鐘間切換是SOC(片上系統(tǒng))設(shè)計(jì)中所經(jīng)常需要實(shí)現(xiàn)的功能。而這樣的切換需要特殊處理，不然在切換時(shí)，會(huì)在輸出時(shí)鐘上產(chǎn)生毛刺，從而影響后續(xù)邏輯電路的正常工作。

【發(fā)明內(nèi)容】

[0003]本發(fā)明所要解決的技術(shù)問題是提供一種時(shí)鐘切換電路，能消除時(shí)鐘切換時(shí)的毛刺。
[0004]為解決上述技術(shù)問題，本發(fā)明提供的時(shí)鐘切換電路包括:
[0005]多路選擇器，所述多路選擇器的輸入端輸入多個(gè)供選擇的輸入時(shí)鐘信號(hào)，所述多路選擇器的輸出端輸出一個(gè)第一時(shí)鐘信號(hào)，所述第一時(shí)鐘信號(hào)為從多個(gè)所述輸入時(shí)鐘信號(hào)中選出的一個(gè)。
[0006]m位第一 D觸發(fā)器，m為大于I的整數(shù),各所述第一 D觸發(fā)器的Q端各輸出I位控制信號(hào)并組成m位控制信號(hào)輸入到所述多路選擇器的控制端，所述多路選擇器根據(jù)所述m位控制信號(hào)來切換所述第一時(shí)鐘信號(hào)；各所述第一 D觸發(fā)器的D端輸入m位選擇信號(hào)中的一位，各所述第一 D觸發(fā)器的時(shí)鐘端輸入鎖存信號(hào)，在所述鎖存信號(hào)的上升沿處所述m位控制信號(hào)切換為所述m位選擇信號(hào)的值。
[0007]分頻器，所述分頻器對(duì)所述第一時(shí)鐘信號(hào)進(jìn)行分頻并輸出第一分頻信號(hào)。
[0008]控制信號(hào)產(chǎn)生電路，所述控制信號(hào)產(chǎn)生電路產(chǎn)生所述鎖存信號(hào)和時(shí)鐘使能信號(hào)，所述控制信號(hào)產(chǎn)生電路在所述寫入信號(hào)的控制下使所述鎖存信號(hào)設(shè)置為低電平，所述選擇信號(hào)和所述寫入信號(hào)都由系統(tǒng)在需要進(jìn)行時(shí)鐘切換時(shí)提供。
[0009]所述鎖存信號(hào)切換為低電平后，在所述第一分頻信號(hào)和所述鎖存信號(hào)的控制下使所述時(shí)鐘使能信號(hào)為低電平，所述時(shí)鐘使能信號(hào)為低電平時(shí)所述時(shí)鐘切換電路的輸出端停止輸出時(shí)鐘信號(hào)。
[0010]所述時(shí)鐘使能信號(hào)切換為低電平后，在所述第一分頻信號(hào)控制下使所述鎖存信號(hào)切換為高電平，并在所述鎖存信號(hào)的上升沿使所述m位第一 D觸發(fā)器的所述m位控制信號(hào)切換為所述m位選擇信號(hào)的值，并使所述第一時(shí)鐘信號(hào)進(jìn)行切換。
[0011]所述第一時(shí)鐘信號(hào)切換后，所述第一分頻信號(hào)按照切換后的所述第一時(shí)鐘信號(hào)進(jìn)行分頻，在頻率切換后的所述第一分頻信號(hào)和所述鎖存信號(hào)的控制下使所述時(shí)鐘使能信號(hào)切換為高電平，所述時(shí)鐘使能信號(hào)為高電平后所述時(shí)鐘切換電路的輸出端輸出切換后所述第一時(shí)鐘信號(hào)；通過在所述第一時(shí)鐘信號(hào)切換前后使所述時(shí)鐘使能信號(hào)保持為低電平消除所述第一時(shí)鐘信號(hào)切換時(shí)的毛刺，所述時(shí)鐘使能信號(hào)保持為低電平由所述第一分頻信號(hào)控制。
[0012]進(jìn)一步的改進(jìn)是，所述鎖存信號(hào)切換為低電平后，在所述第一分頻信號(hào)的下降沿和所述鎖存信號(hào)的控制下使所述時(shí)鐘使能信號(hào)為低電平。
[0013]所述時(shí)鐘使能信號(hào)切換為低電平后，在所述第一分頻信號(hào)的上升沿的控制下使所述鎖存信號(hào)切換為高電平。
[0014]所述第一時(shí)鐘信號(hào)切換后，在所述第一分頻信號(hào)頻率切換后的下降沿和所述鎖存信號(hào)的控制下使所述時(shí)鐘使能信號(hào)切換為高電平。
[0015]進(jìn)一步的改進(jìn)是，所述分頻器為4分頻器。
[0016]進(jìn)一步的改進(jìn)是，所述分頻器包括第二 D觸發(fā)器和第三D觸發(fā)器，所述二 D觸發(fā)器的時(shí)鐘端輸入所述第一時(shí)鐘信號(hào)，所述第二 D觸發(fā)器的QB端和D端都連接所述第三D觸發(fā)器的時(shí)鐘端，所述第三D觸發(fā)器的QB端和D端連接在一起并輸出所述第一分頻信號(hào)。
[0017]進(jìn)一步的改進(jìn)是，所述控制信號(hào)產(chǎn)生電路包括第四D觸發(fā)器、第五D觸發(fā)器、第六D觸發(fā)器和二輸入異或非門。
[0018]所述第四D觸發(fā)器的時(shí)鐘端連接所述第一分頻信號(hào)，所述第四D觸發(fā)器的D端連接一個(gè)保持為高電平的信號(hào)，所述第四D觸發(fā)器的復(fù)位端連接所述寫入信號(hào)，在所述寫入信號(hào)的控制下所述第四D觸發(fā)器的Q端復(fù)位為低電平。
[0019]所述第四D觸發(fā)器的Q端輸出所述鎖存信號(hào)并連接到所述第五D觸發(fā)器的D端，所述第五D觸發(fā)器的時(shí)鐘端連接所述第一分頻信號(hào)的反相信號(hào)。
[0020]所述第五D觸發(fā)器的Q端連接到所述第六D觸發(fā)器的D端，所述第六D觸發(fā)器的時(shí)鐘端連接所述第一分頻信號(hào)的反相信號(hào)。
[0021 ] 所述二輸入異或非門的兩個(gè)輸入端分別連接所述第五D觸發(fā)器的Q端和所述第六D觸發(fā)器的Q端，所述二輸入異或非門的輸出端輸出所述時(shí)鐘使能信號(hào)。
[0022]進(jìn)一步的改進(jìn)是，所述時(shí)鐘切換電路還包括鎖存器和二輸入與門，所述鎖存器的使能端連接所述時(shí)鐘使能信號(hào)，所述鎖存器的時(shí)鐘端連接所述第一時(shí)鐘信號(hào)的反相信號(hào)，所述二輸入與門的兩個(gè)輸入端分別連接所述鎖存器的Q端和所述第一時(shí)鐘信號(hào)，所述二輸入與門的輸出端作為所述時(shí)鐘切換電路的輸出端。
[0023]本發(fā)明通過對(duì)多路選擇器輸出的第一時(shí)鐘信號(hào)進(jìn)行分頻，在系統(tǒng)需要進(jìn)行時(shí)鐘切換并提供選擇信號(hào)和寫入信號(hào)后，本發(fā)明電路會(huì)產(chǎn)生一低電平鎖存信號(hào)，并在第一分頻信號(hào)和低電平鎖存信號(hào)的控制下使控制時(shí)鐘信號(hào)輸出的時(shí)鐘使能信號(hào)切換為低電平，在時(shí)鐘使能信號(hào)為低電平期間，通過第一分頻信號(hào)控制鎖存信號(hào)切換為高電平并在鎖存信號(hào)切換是的上升沿使第一時(shí)鐘信號(hào)進(jìn)行切換，在第一時(shí)鐘信號(hào)切換后通過第一分頻信號(hào)的控制使得時(shí)鐘使能信號(hào)保持為一段時(shí)間低電平后切換回高電平，時(shí)鐘使能信號(hào)切換為高電平后使整個(gè)時(shí)鐘切換電路正常輸出，時(shí)鐘使能信號(hào)保持為低電平時(shí)間時(shí)鐘切換電路不輸出時(shí)鐘信號(hào)，利用時(shí)鐘使能信號(hào)的低電平期間覆蓋了第一時(shí)鐘信號(hào)切換時(shí)會(huì)產(chǎn)生毛刺的期間，所以本發(fā)明能消除時(shí)鐘切換時(shí)的毛刺。
【附圖說明】
[0024]下面結(jié)合附圖和【具體實(shí)施方式】對(duì)本發(fā)明作進(jìn)一步詳細(xì)的說明:
[0025]圖1是本發(fā)明實(shí)施例電路圖；
[0026]圖2是本發(fā)明較佳實(shí)施例電路圖；
[0027]圖3是本發(fā)明較佳實(shí)施例的時(shí)序圖。
【具體實(shí)施方式】
[0028]如圖1所示，是本發(fā)明實(shí)施例電路圖；本發(fā)明實(shí)施例時(shí)鐘切換電路包括:
[0029]多路選擇器(MUX) 1，所述多路選擇器I的輸入端輸入多個(gè)供選擇的輸入時(shí)鐘信號(hào)如時(shí)鐘信號(hào)CLKO，CLKl至CLKN，N為大于I的整數(shù)。所述多路選擇器I的輸出端輸出一個(gè)第一時(shí)鐘信號(hào)CLKmuxed,所述第一時(shí)鐘信號(hào)CLKmuxed為從多個(gè)所述輸入時(shí)鐘信號(hào)中選出的一個(gè)。
[0030]m位第一 D觸發(fā)器(DFlm) 2，m為大于I的整數(shù)，各所述第一 D觸發(fā)器2的Q端各輸出I位控制信號(hào)并組成m位控制信號(hào)Ctr [m: O]輸入到所述多路選擇器I的控制端，所述多路選擇器I根據(jù)所述m位控制信號(hào)Ctr [m:0]來切換所述第一時(shí)鐘信號(hào)CLKmuxed ;各所述第一 D觸發(fā)器2的D端輸入m位選擇信號(hào)SEL [m: O]中的一位，各所述第一 D觸發(fā)器2的時(shí)鐘端輸入鎖存信號(hào)SEL_LATCH，在所述鎖存信號(hào)SEL_LATCH的上升沿處所述m位控制信號(hào)Ctr [m:0]切換為所述m位選擇信號(hào)SEL[m:0]的值。
[0031]分頻器3，所述分頻器3對(duì)所述第一時(shí)鐘信號(hào)CLKmuxed進(jìn)行分頻并輸出第一分頻信號(hào)CLKdiv。本發(fā)明實(shí)施例中所述分頻器3為4分頻器；在其它實(shí)施例中也能為2分頻以上的分頻器。
[0032]控制信號(hào)產(chǎn)生電路4，所述控制信號(hào)產(chǎn)生電路4產(chǎn)生所述鎖存信號(hào)SEL_LATCH和時(shí)鐘使能信號(hào)CLKen，所述控制信號(hào)產(chǎn)生電路4在所述寫入信號(hào)SEL_write的控制下使所述鎖存信號(hào)SEL_LATCH設(shè)置為低電平，所述選擇信號(hào)和所述寫入信號(hào)SEL_write都由系統(tǒng)在需要進(jìn)行時(shí)鐘切換時(shí)提供。
[0033]所述鎖存信號(hào)SEL_LATCH切換為低電平后，在所述第一分頻信號(hào)CLKdiv和所述鎖存信號(hào)SEL_LATCH的控制下使所述時(shí)鐘使能信號(hào)CLKen為低電平，所述時(shí)鐘使能信號(hào)CLKen為低電平時(shí)所述時(shí)鐘切換電路的輸出端5停止輸出時(shí)鐘信號(hào)。本發(fā)明實(shí)施例中，所述鎖存信號(hào)SEL_LATCH切換為低電平后，在所述第一分頻信號(hào)CLKdiv的下降沿和所述鎖存信號(hào)SEL_LATCH的控制下使所述時(shí)鐘使能信號(hào)CLKen為低電平；在其它實(shí)施例中也能在所述第一分頻信號(hào)CLKdiv的上升沿進(jìn)行切換，或者高低電平進(jìn)行切換。
[0034]所述時(shí)鐘使能信號(hào)CLKen切換為低電平后，在所述第一分頻信號(hào)CLKdiv控制下使所述鎖存信號(hào)SEL_LATCH切換為高電平，并在所述鎖存信號(hào)SEL_LATCH的上升沿使所述m位第一 D觸發(fā)器2的所述m位控制信號(hào)Ctr [m: O]切換為所述m位選擇信號(hào)SEL[m: O]的值，并使所述第一時(shí)鐘信號(hào)CLKmuxed進(jìn)行切換。本發(fā)明實(shí)施例中，所述時(shí)鐘使能信號(hào)CLKen切換為低電平后，在所述第一分頻信號(hào)CLKdiv的上升沿的控制下使所述鎖存信號(hào)SEL_LATCH切換為高電平；在其它實(shí)施例中也能在所述第一分頻信號(hào)CLKdiv的下降沿進(jìn)行切換，或者高低電平進(jìn)行切換。
[0035]所述第一時(shí)鐘信號(hào)CLKmuxed切換后，所述第一分頻信號(hào)CLKdiv按照切換后的所述第一時(shí)鐘信號(hào)CLKmuxed進(jìn)行分頻，在頻率切換后的所述第一分頻信號(hào)CLKdiv和所述鎖存信號(hào)SEL_LATCH的控制下使所述時(shí)鐘使能信號(hào)CLKen切換為高電平，所述時(shí)鐘使能信號(hào)CLKen為高電平后所述時(shí)鐘切換電路的輸出端5輸出切換后所述第一時(shí)鐘信號(hào)CLKmuxed ；通過在所述第一時(shí)鐘信號(hào)CLKmuxed切換前后使所述時(shí)鐘使能信號(hào)CLKen保持為低電平消除所述第一時(shí)鐘信號(hào)CLKmuxed切換時(shí)的毛刺，所述時(shí)鐘使能信號(hào)CLKen保持為低電平由所述第一分頻信號(hào)CLKdiv控制。本發(fā)明實(shí)施例中所述第一時(shí)鐘信號(hào)CLKmuxed切換后，在所述第一分頻信號(hào)CLKdiv頻率切換后的下降沿和所述鎖存信號(hào)SEL_LATCH的控制下使所述時(shí)鐘使能信號(hào)CLKen切換為高電平；在其它實(shí)施例中也能在所述第一分頻信號(hào)CLKdiv的上升沿進(jìn)行切換，或者高低電平進(jìn)行切換。
[0036]本發(fā)明實(shí)施例通過對(duì)多路選擇器I輸出的第一時(shí)鐘信號(hào)CLKmuxed進(jìn)行分頻，在系統(tǒng)需要進(jìn)行時(shí)鐘切換并提供選擇信號(hào)SEL[m:0]和寫入信號(hào)SEL_write后，本發(fā)明實(shí)施例電路會(huì)產(chǎn)生一低電平鎖存信號(hào)SEL_LATCH，并在第一分頻信號(hào)CLKdiv和低電平鎖存信號(hào)SEL_LATCH的控制下使控制時(shí)鐘信號(hào)輸出的時(shí)鐘使能信號(hào)CLKen切換為低電平，在時(shí)鐘使能信號(hào)CLKen為低電平期間，通過第一分頻信號(hào)CLKdiv控制鎖存信號(hào)SEL_LATCH切換為高電平并在鎖存信號(hào)SEL_LATCH切換是的上升沿使第一時(shí)鐘信號(hào)CLKmuxed進(jìn)行切換，在第一時(shí)鐘信號(hào)CLKmuxed切換后通過第一分頻信號(hào)CLKdiv的控制使得時(shí)鐘使能信號(hào)CLKen保持為一段時(shí)間低電平后切換