半導(dǎo)體集成電路器件的制作方法
【專(zhuān)利說(shuō)明】半導(dǎo)體集成電路器件
[0001 ] 本申請(qǐng)是2006年4月19日提交的、申請(qǐng)?zhí)枮椤?00610066681.7”、發(fā)明名稱(chēng)為“半導(dǎo)體集成電路器件”的中國(guó)發(fā)明專(zhuān)利申請(qǐng)的分案申請(qǐng)。
技術(shù)領(lǐng)域
[0002]本發(fā)明涉及一種半導(dǎo)體集成電路器件，尤其涉及應(yīng)用于面向便攜設(shè)備的系統(tǒng)LSI或微處理器等半導(dǎo)體集成電路器件有效的技術(shù)。
【背景技術(shù)】
[0003]作為本發(fā)明人研究過(guò)的技術(shù)，例如，在面向便攜設(shè)備的系統(tǒng)LSI或微處理器等半導(dǎo)體集成電路器件方面，有以下技術(shù)。
[0004]近年來(lái)，便攜設(shè)備中的1/0(輸入輸出)電壓正日益多樣化。這是因?yàn)?，為了追求更低的消耗功率而要進(jìn)行低電壓化，同時(shí)為了有效利用現(xiàn)有資源又要使用在現(xiàn)有的高電壓下工作的接口。關(guān)于低電壓化，特別是對(duì)作為通用的存儲(chǔ)元件的隨機(jī)存取存儲(chǔ)器(DRAM)的接口單元的低功率化呼聲變強(qiáng)，正推動(dòng)著低電壓I/O的標(biāo)準(zhǔn)化。例如，在便攜設(shè)備中，SDRAM、DDR-SDRAM等的接口電壓，與作為當(dāng)前行業(yè)標(biāo)準(zhǔn)的3.3V相比，低電壓的1.8V正逐步成為標(biāo)準(zhǔn)。
[0005]另一方面，保持現(xiàn)有的接口也很重要。這是由于可拆裝的非易失存儲(chǔ)器(閃存等)等被設(shè)計(jì)成在高電壓(3.3V)下工作，該接口規(guī)格也已在業(yè)界被標(biāo)準(zhǔn)化?？梢詫?duì)產(chǎn)品世代不同的各種機(jī)種采用這種現(xiàn)有的接口，從而具有由批量生產(chǎn)帶來(lái)的成本降低的優(yōu)點(diǎn)。因此，繼續(xù)使用這種現(xiàn)有的I/O的需求很高。
[0006]因此，在考慮了成本和低功率的情況下，使安裝在LSI中的所有I/O電路(輸入輸出電路)的電源單一化(例如，統(tǒng)一成1.8V電壓)，在現(xiàn)階段極為困難。
[0007]然而，目前低電壓(1.8V)系的I/O對(duì)高速工作的要求不是很高。由此，可以使以在標(biāo)準(zhǔn)電壓(例如3.3V)下工作為前提的晶體管在低電壓(1.8V)下工作，來(lái)使用1.8V系的I/O。但是，最近的便攜設(shè)備，應(yīng)用的功能豐富，從而高速傳送大量數(shù)據(jù)的必要性逐步提高。由此，即使在低電壓下工作的I/O中對(duì)高速化的要求也很高，今后必然要求1.8V系的I/O的高速化。
[0008][專(zhuān)利文獻(xiàn)I]美國(guó)專(zhuān)利第5969542號(hào)說(shuō)明書(shū)
[0009][專(zhuān)利文獻(xiàn)2]日本特開(kāi)2003-152096號(hào)公報(bào)

【發(fā)明內(nèi)容】

[0010]本發(fā)明人經(jīng)過(guò)研究發(fā)現(xiàn)，上述技術(shù)存在以下課題。
[0011 ]當(dāng)前主流的SoC (Sy s t em-on-a-Ch ip)用LSI，以在提供給CPU等的構(gòu)成邏輯電路的晶體管的供給電壓即核心電壓(例如1.2V)、和用于與外部設(shè)備連接的I/O電壓(例如3.3V)下工作為前提，將MISFET的柵極絕緣膜厚度設(shè)計(jì)成2種。在這樣的設(shè)計(jì)上的條件下設(shè)計(jì)1.8V的I/O時(shí)，可以考慮使用上述3.3V用的MISFET使之在1.8V下工作。此時(shí)，由MISFET的飽和電流Ids、與柵極電壓Vg和閾值電壓Vth的差的平方成正比(Idscx (Vg — Vth)2)這樣的所謂MISFET的電流-電壓關(guān)系可以清楚，對(duì)于在3.3V下工作時(shí)的飽和電流和在1.8V下工作時(shí)的飽和電流，當(dāng)假定Vth = 0.7V時(shí)，產(chǎn)生大約6倍左右的差；當(dāng)換算成延遲時(shí)間(Tpd)時(shí)，由于延遲時(shí)間是電源電壓V和柵極電容C的積除以Ids得到的商(TpdiCXV/Ids)，因此，大約延遲3倍左右。因此，使用3.3V用的晶體管在1.8V下高速工作是很困難的。
[0012]為了使在1.8V下的工作高速化，也可以考慮使用追加了注入工序的低閾值的MISFET來(lái)設(shè)計(jì)3.3V用的MISFET，但當(dāng)將低閾值MISFET用于從電平轉(zhuǎn)換電路到前置緩沖器(pre buffer)、主緩沖器(main buffer)的低功率用I/O電路整體時(shí)，漏電流量增大，產(chǎn)生在便攜設(shè)備中所必須的低功率性喪失這樣的缺點(diǎn)。
[0013]此外，還可以考慮用在1.2V下工作的邏輯電路用的MISFET來(lái)設(shè)計(jì)在1.8V下工作的I/O的方法。該方法例如記載在專(zhuān)利文獻(xiàn)I中。在該文獻(xiàn)中公開(kāi)了用1.8V的器件構(gòu)成2.5V的I/O的技術(shù)。利用了緩和施加于MISFET的最大施加電壓的耐壓緩和技術(shù)。但是，在應(yīng)用這樣的例子以1.2V用的MISFET構(gòu)筑1.8V的I/O電路時(shí)，一般地，根據(jù)所謂的比例(seal ing)定律，
1.2V用的MISFET的閾值不得不被設(shè)定得低，因此，存在漏電流增大這樣的課題。進(jìn)而，還必須施行針對(duì)靜電破壞的對(duì)策(ESD對(duì)策)，從而要增加工時(shí)數(shù)和成本。
[0014]上述例子是對(duì)LSI的制造工藝和掩模張數(shù)負(fù)面影響較小的方法，但在也可以不考慮這一點(diǎn)的情況下，還有用柵極絕緣膜厚度不同的多個(gè)MISFET構(gòu)成的方法。當(dāng)使用設(shè)計(jì)成在1.8V下可獲得大電流的柵極絕緣膜厚度的MISFET時(shí)，MISFET的導(dǎo)通電流，具有與柵極絕緣膜厚度的倒數(shù)成比例的關(guān)系，因此，只要能夠追加這種特別的MISFET就能夠?qū)崿F(xiàn)高速化。此時(shí)，雖然漏電流不成問(wèn)題，但為了將柵極絕緣膜厚度做成3種，將不可避免制造工藝的復(fù)雜化、掩模張數(shù)的增多、以及用于質(zhì)量管理的工時(shí)數(shù)增加，從而造成制造成本的增加。
[0015]為了在與競(jìng)爭(zhēng)對(duì)手的競(jìng)爭(zhēng)中勝出，便攜設(shè)備以及民用設(shè)備必須是成本意識(shí)高的產(chǎn)品。因此，希望減少制造SoC用的LSI時(shí)的器件種類(lèi)，削減要使用的掩模數(shù)，簡(jiǎn)化工藝流程。因此，存在以下課題，即、作為面向便攜設(shè)備的I/O電路，要用3.3V用的晶體管來(lái)設(shè)計(jì)低成本的1.8V 高速 I/O。
[0016]因此，本發(fā)明的目的在于，提供一種具有低成本、可在低電壓下高速工作的I/O電路的半導(dǎo)體集成電路器件。
[0017]本發(fā)明的上述及其它的目的和新的特征，將通過(guò)本說(shuō)明書(shū)的描述和附圖得以明確。
[0018]以下，簡(jiǎn)單地說(shuō)明本申請(qǐng)所公開(kāi)的發(fā)明中有代表性的發(fā)明的概要。
[0019]在本發(fā)明中，著眼于當(dāng)在I/O電路中使I/O電壓vcc降低時(shí)，引起速度變慢的部分是電平轉(zhuǎn)換單元和用于驅(qū)動(dòng)大型主緩沖器的前置緩沖器這一情況，通過(guò)對(duì)該部分的電路施加高電壓，來(lái)實(shí)現(xiàn)上述課題、即低成本、可在低電壓下高速工作的I/O。
[0020]S卩，本發(fā)明的半導(dǎo)體集成電路器件，具有在第I電源電壓下工作的電路、和在比上述第I電源電壓高的第2電源電壓下工作的輸出電路，所述半導(dǎo)體集成電路器件的特征在于:具有這樣的單元，當(dāng)從在上述第I電源電壓下工作的電路向在上述第2電源電壓下工作的輸出電路傳送信號(hào)時(shí)，將信號(hào)電壓振幅暫時(shí)放大到比上述第2電源電壓高的第3電源電壓，然后，將其轉(zhuǎn)換成具有上述第2電源電壓的振幅的信號(hào)。
[0021]以下，簡(jiǎn)單地說(shuō)明由本申請(qǐng)所公開(kāi)的發(fā)明中有代表性的發(fā)明所取得的效果。
[0022]S卩，具有I/O電路的半導(dǎo)體集成電路器件，是低成本的，可在低電壓下高速工作。
【附圖說(shuō)明】
[0023]圖1是表示本發(fā)明的一個(gè)實(shí)施方式的半導(dǎo)體集成電路器件的主體結(jié)構(gòu)的框圖。
[0024]圖2(a)、圖2(b)是表示本發(fā)明的一個(gè)實(shí)施方式的半導(dǎo)體集成電路器件中、輸出端的I/O電路的結(jié)構(gòu)例子的圖。
[0025]圖3是表示圖2的輸出端的I/O電路的工作的波形圖。
[0026]圖4是表示在本發(fā)明的一個(gè)實(shí)施方式的半導(dǎo)體集成電路器件中使用的晶體管(MISFET)的構(gòu)造的圖。
[0027]圖5是表示圖2的I/O電路的布局(layout)例子及其剖面構(gòu)造的圖。
[0028]圖6是表示圖2的I/O電路的另一個(gè)布局例子及其剖面構(gòu)造的圖。
[0029]圖7(a)、圖7(b)是表示本發(fā)明的一個(gè)實(shí)施方式的半導(dǎo)體集成電路器件中、輸出端的I /0電路的另一個(gè)結(jié)構(gòu)例子的圖。
[0030]圖8是表示圖7的主緩沖器的另一個(gè)結(jié)構(gòu)例子的圖。
[0031]圖9是表示圖7的I/O電路的布局例子及其剖面構(gòu)造的圖。
[0032]圖10(a)、圖10(b)是表示本發(fā)明的一個(gè)實(shí)施方式的半導(dǎo)體集成電路器件中、電源接線(xiàn)構(gòu)造的一個(gè)例子的框圖。
[0033]圖11是表示本發(fā)明的一個(gè)實(shí)施方式的半導(dǎo)體集成電路器件中、封裝(package)上的電源接線(xiàn)構(gòu)造的一個(gè)例子的框圖。
[0034]圖12是表示將本發(fā)明應(yīng)用于具有多個(gè)I/O電源的半導(dǎo)體集成電路器件時(shí)的結(jié)構(gòu)例的框圖。
[0035]圖13是表示將本發(fā)明應(yīng)用于具有多個(gè)I/O電源的半導(dǎo)體集成電路器件時(shí)的另一個(gè)結(jié)構(gòu)例子的框圖。
[0036]圖14是表示圖13的I/ O電路(耐壓緩和電路)的結(jié)構(gòu)例子的電路圖。
[0037]圖15是表示圖14的I/0電路的工作的波形圖。
[0038]圖16是表示本發(fā)明的一個(gè)實(shí)施方式的半導(dǎo)體集成電路器件中、電平轉(zhuǎn)換電路的結(jié)構(gòu)例子的電路圖。
[0039]圖17是表示將本發(fā)明應(yīng)用于SSTL2時(shí)的輸入電路的結(jié)構(gòu)例子的框圖。
[0040]圖18是表示圖17的差動(dòng)放大器的結(jié)構(gòu)例子的電路圖。
[0041]圖19是表示圖17的差動(dòng)放大器的結(jié)構(gòu)例子的電路圖。
[0042 ]圖20是表示圖17的輸入電路的工作的波形圖。
[0043]圖21是表示本發(fā)明的一個(gè)實(shí)施方式的半導(dǎo)體集成電路器件中、輸入電路的終端電阻的結(jié)構(gòu)例子的框圖。
【具體實(shí)施方式】
[0044]以下，基于附圖詳細(xì)說(shuō)明本發(fā)明的實(shí)施方式。在用于說(shuō)明實(shí)施方式的所有附圖中，作為原則，對(duì)同一部件標(biāo)注相同的標(biāo)記，省略其反復(fù)的說(shuō)明。
[0045]圖1是表示本發(fā)明的I個(gè)實(shí)施方式的半導(dǎo)體集成電路器件的主體結(jié)構(gòu)的圖。本實(shí)施方式的特征在于，在用于從LSI(半導(dǎo)體集成電路器件)內(nèi)部的邏輯電路向LSI外部發(fā)送信號(hào)的輸出緩沖器中，首先，將信號(hào)轉(zhuǎn)換成電壓振幅比在接口單元使用的電源電壓高的信號(hào)，然后，轉(zhuǎn)換成接口用電源電壓振幅。
[0046]在圖1中示出了一種LSI，該LSI被提供了在LSI內(nèi)部的CHJ等的邏輯電路(邏輯單元)LGC中使用的電源vdd(例如1.2V、第I電源電壓)、標(biāo)準(zhǔn)接口用電源vcc(例如3.3V、第3電源電壓)、低電壓接口用電源vcc_18(例如1.8V、第2電源電壓)。用框圖示出了將1.8V的接口信號(hào)輸入給LS1、由內(nèi)部的邏輯電路對(duì)該信號(hào)進(jìn)行處理、再?gòu)腖SI輸出的路徑。從輸入衰減器(pad)PAD_I輸入的信號(hào)，經(jīng)由輸入緩沖器IBF，通過(guò)從1/0(輸入輸出)電壓(1.8V)轉(zhuǎn)換成邏輯電路的電源vdd的信號(hào)電平轉(zhuǎn)換電路(降電平轉(zhuǎn)換器(level-down-converter)LDC)，傳送給內(nèi)部的邏輯電路LGC。
[0047]另一方面，需要將從邏輯電路LGC傳送到外部的信號(hào)電平，從邏輯電路的電源電壓vdd轉(zhuǎn)換成I/O用的電源vcc_18。此時(shí)，本實(shí)施方式的特征是，暫時(shí)由升電平轉(zhuǎn)換器(Ievel-up-converter)LUC將信號(hào)振幅放大成更高電壓的vcc電平，然后，由前置緩沖器PBF對(duì)該信號(hào)進(jìn)行放大，由最后一級(jí)的主緩沖器MBF將其轉(zhuǎn)換成接口電壓vcc_18并發(fā)送出去。由此，能夠使產(chǎn)生了工作速度變慢的電平轉(zhuǎn)換單元和前置緩沖器單元高速工作，因此，可以使用高耐壓MISFET在低電壓下高速工作。在此使用的電平轉(zhuǎn)換電路，例如使用專(zhuān)利文獻(xiàn)2所記載的電平轉(zhuǎn)換電路就能實(shí)現(xiàn)。
[0048]此外，能在低電壓vcc_18用I/O和高電壓vcc用I/O中共用升電平轉(zhuǎn)換器LUC，不需要重新設(shè)計(jì)電平轉(zhuǎn)換電路，因此，還有能夠削減設(shè)計(jì)工時(shí)數(shù)的效果。專(zhuān)利文獻(xiàn)2所記載的升電平轉(zhuǎn)換器是將更低電壓(小于或等于IV)的信號(hào)振幅高速轉(zhuǎn)換成高電壓(3.3V)振幅的電路，構(gòu)造稍顯復(fù)雜，因此，只要能在所有I/O電路(輸入輸出電路)中共用升電平轉(zhuǎn)換器，就有能夠削減設(shè)計(jì)成本的效果。
[0049]然而，在本實(shí)施方式中，在將信號(hào)振幅從vdd電源電平轉(zhuǎn)換成vcc_18電源電平時(shí)，中途由電平轉(zhuǎn)換電路和前置緩沖器對(duì)信號(hào)振幅進(jìn)行升壓來(lái)驅(qū)動(dòng)，因此可能引起消耗功率的增加。但是，在一般的I/O電路中，由于該I/O電路所驅(qū)動(dòng)的負(fù)載比內(nèi)部的晶體管的柵極電容等大出許多，因而不會(huì)成為問(wèn)題。例如，規(guī)格規(guī)定外部的輸出負(fù)載CL是15pF這樣大的值。另一方面，I/O電路的柵極最多也就是ΙΟΟμπι左右，其電容在數(shù)百fF左右。由此可以清楚，由最后一級(jí)主緩沖器MBF對(duì)負(fù)載電容CL進(jìn)行充電放電的功率是支配性的，而由升電平轉(zhuǎn)換器LUC和前置緩沖器PBF消耗的功率是可以忽略的水平。
[0050]另外，漏電流也處于可以忽略的水平。這是因?yàn)殡m然漏電流有與漏極/源極間電壓成正比的傾向而比施加1.8V時(shí)有所增加，但由于高耐壓MISFET的閾值設(shè)定得高，從而在