一種防止短路導(dǎo)通的驅(qū)動(dòng)電路的制作方法
【技術(shù)領(lǐng)域】
[0001]本實(shí)用新型涉及集成電路技術(shù)，尤其涉及到驅(qū)動(dòng)電路。
【背景技術(shù)】
[0002]在開關(guān)電源集成電路中，如果驅(qū)動(dòng)電路的上拉管和下拉管同時(shí)導(dǎo)通，會(huì)導(dǎo)致燒壞上拉管和下拉管。

【發(fā)明內(nèi)容】

[0003]本實(shí)用新型旨在解決現(xiàn)有技術(shù)的不足，提供一種能防止短路導(dǎo)通的驅(qū)動(dòng)電路。
[0004]防止短路導(dǎo)通的驅(qū)動(dòng)電路,包括第一反相器、第一或非門、第一與非門、第一 PMOS管、第二 PMOS管、第一 NMOS管、第二 NMOS管、第三PMOS管、第四PMOS管、第三NMOS管、第四NMOS管、第五PMOS管和第五NMOS管:
[0005]所述第一反相器的輸入端接輸入信號(hào)和所述第一 PMOS管的柵極和所述第二 NMOS管的柵極和第三PMOS管的柵極和所述第四NMOS管的柵極，輸出端接所述第一或非門的輸入端和所述第一與非門的輸入端；
[0006]所述第一或非門的一輸入端接所述第一反相器的輸出端和所述第一與非門的一輸入端，另一輸入端接所述第四PMOS管的漏極和所述第三NMOS管的漏極和所述第五NMOS管的柵極，輸出端接所述第二 PMOS管的柵極和所述第一 NMOS管的柵極；
[0007]所述第一與非門的一輸入端接所述第二 PMOS管的漏極和所述第一 NMOS管的漏極和所述第五PMOS管的柵極，另一輸入端接所述第一反相器的輸出端和所述第一或非門的一輸入端，輸出端接所述第四PMOS管的柵極和所述第三NMOS管的柵極；
[0008]所述第一 PMOS管的柵極接輸入信號(hào)和所述第一反相器的輸入端和所述第二 NMOS管的柵極和所述第三PMOS管的柵極和所述第四NMOS管的柵極，漏極接所述第二 PMOS管的源極，源極接電源VCC ；
[0009]所述第二 PMOS管的柵極接所述第一或非門的輸出端和所述第一 NMOS管的柵極，漏極接所述第一 NMOS管的漏極和所述第五PMOS管的柵極和所述第一與非門的一輸入端，源極接所述第一 PMOS管的漏極；
[0010]所述第一 NMOS管的柵極接所述第二 PMOS管的柵極和所述第一或非門的輸出端，漏極接所述第二 PMOS管的漏極和所述第五PMOS管的柵極和所述第一與非門的一輸入端，源極接所述第二 NMOS管的漏極；
[0011]所述第二 NMOS管的柵極接所述第一 PMOS管的柵極和所述第三PMOS管的柵極和所述第四NMOS管的柵極和輸入信號(hào)，漏極接所述第一 NMOS管的源極，源極接地；
[0012]所述第三PMOS管的柵極接所述第一 PMOS管的柵極和所述第二 NMOS管的柵極和所述第四NMOS管的柵極和輸入信號(hào)，漏極接所述第四PMOS管的源極，源極接電源；
[0013]所述第四PMOS管的柵極接所述第一與非門的輸出端和所述第三NMOS管的柵極，漏極接所述第一或非門的一輸入端和所述第三NMOS管的漏極和所述第五NMOS管的柵極，源極接所述第三PMOS管的漏極；
[0014]所述第三NMOS管的柵極接所述第一與非門的輸出端和所述第四PMOS管的柵極，漏極接所述第四PMOS管的漏極和所述第一或非門的一輸入端和所述第五NMOS管的柵極，源極接所述第四NMOS管的漏極；
[0015]所述第四NMOS管的柵極接所述第一 PMOS管的柵極和所述第二 NMOS管的柵極和所述第三PMOS管的柵極和輸入信號(hào)，漏極接所述第三NMOS管的源極，源極接地；
[0016]所述第五PMOS管的柵極接所述第二 PMOS管的漏極和所述第一 NMOS管的漏極和所述第一與非門的一輸入端，漏極接輸出信號(hào)和所述第五NMOS管的漏極，源極接電源；
[0017]所述第五NMOS管的柵極接所述第四PMOS管的漏極和所述第三NMOS管的漏極和所述第一或非門的一輸入端，漏極接輸出信號(hào)和所述第五PMOS管的漏極，源極接地。
[0018]當(dāng)VIN為高電平時(shí)，所述第四PMOS管導(dǎo)通，同時(shí)第一反相器輸出為低電平使得第一與非門輸出為高電平，這樣所述第三NMOS管導(dǎo)通，使得第五NMOS管的柵極拉低而關(guān)閉；由于第五NMOS管的柵極為低電平，這樣使得所述第一或非門的兩輸入端都為低電平而輸出為高電平使所述第一 NMOS管導(dǎo)通，由于所述第二 NMOS管的柵極接VIN高電平而使所述第五PMOS管的柵極電壓拉低，所述第五PMOS管導(dǎo)通，這個(gè)導(dǎo)通是在所述第五NMOS管的柵極為低電平的情況下延遲兩個(gè)門電路時(shí)延才導(dǎo)通的，也就是說在使所述第五NMOS管完全關(guān)閉的情況下才讓所述第五PMOS管導(dǎo)通，不至于讓所述第五PMOS管(上拉管)和所述第五NMOS管(下拉管)有短路導(dǎo)通的機(jī)會(huì)。
[0019]同理，當(dāng)VIN為低電平時(shí)，所述第五NMOS管導(dǎo)通時(shí)是在所述第五PMOS管的柵極為高電平的情況下延遲兩個(gè)門電路時(shí)延才導(dǎo)通的，也就是說在使所述第五PMOS管完全關(guān)閉的情況下才讓所述第五NMOS管導(dǎo)通，不至于讓所述第五PMOS管(上拉管)和所述第五NMOS管(下拉管)有短路導(dǎo)通的機(jī)會(huì)。
[0020]利用本實(shí)用新型提供的驅(qū)動(dòng)電路能防止上拉管和下拉管短路導(dǎo)通。
【附圖說明】
[0021]圖1為本實(shí)用新型的防止短路導(dǎo)通的驅(qū)動(dòng)電路的電路圖。
【具體實(shí)施方式】
[0022]以下結(jié)合附圖對(duì)本【實(shí)用新型內(nèi)容】進(jìn)一步說明。
[0023]防止短路導(dǎo)通的驅(qū)動(dòng)電路，如圖1所示，包括第一反相器101、第一或非門102、第一與非門 103、第一 PMOS 管 104、第二 PMOS 管 105、第一 NMOS 管 106、第二 NMOS 管 107、第三PMOS管108、第四PMOS管109、第三NMOS管110、第四NMOS管111、第五PMOS管112和第五NMOS管113:
[0024]所述第一反相器101的輸入端接輸入信號(hào)和所述第一 PMOS管104的柵極和所述第二 NMOS管107的柵極和第三PMOS管108的柵極和所述第四匪OS管111的柵極，輸出端接所述第一或非門102的輸入端和所述第一與非門103的輸入端；
[0025]所述第一或非門102的一輸入端接所述第一反相器101的輸出端和所述第一與非門103的一輸入端，另一輸入端接所述第四PMOS管109的漏極和所述第三NMOS管110的漏極和所述第五NMOS管113的柵極，輸出端接所述第二 PMOS管105的柵極和所述第一 NMOS管106的柵極；
[0026]所述第一與非門103的一輸入端接所述第二 PMOS管105的漏極和所述第一 NMOS管106的漏極和所述第五PMOS管112的柵極，另一輸入端接所述第一反相器101的輸出端和所述第一或非門102的一輸入端，輸出端接所述第四PMOS管109的柵極和所述第三NMOS管110的柵極；
[0027]所述第一 PMOS管104的柵極接輸入信號(hào)和所述第一反相器101的輸入端和所述第二 NMOS管107的柵極和所述第三PMOS管108的柵極和所述第四NMOS管111的柵極，漏極接所述第二 PMOS管105的源極，源極接電源VCC ；
[0028]所述第二 PMOS管105的柵極接所述第一或非門102的輸出端和所述第一 NMOS管106的柵極,漏極接所述第一 NMOS管106的漏極和所述第五PMOS管112的柵極和所述第一與非門103的一輸入端，源極接所述第一 PMOS管104的漏極；
[0029]所述第一 NMOS管106的柵極接所述第二 PMOS管105的柵極和所述第一或非門102的輸出端，漏極接所述第二 PMOS