一種基于fpga的脈沖可選可調(diào)信號(hào)發(fā)生器的制造方法
【技術(shù)領(lǐng)域】
[0001]本實(shí)用新型涉及一種基于FPGA的脈沖可選可調(diào)信號(hào)發(fā)生器。
【背景技術(shù)】
[0002]為了提高分布式光纖傳感系統(tǒng)的空間分辨率，用作分布式光纖傳感系統(tǒng)的脈沖激勵(lì)光信號(hào)往往采用電光調(diào)制器對(duì)中心波長(zhǎng)為1550nm的窄線寬連續(xù)激光進(jìn)行調(diào)制后獲得，然而，為了獲得能夠滿足使用要求的脈沖光信號(hào)，必須首先解決電光調(diào)制器的脈沖驅(qū)動(dòng)信號(hào)的獲取問題。在采用轉(zhuǎn)換速度足夠快的A/D轉(zhuǎn)換器和帶寬合適的接收濾波器的情況下，分布式光纖傳感系統(tǒng)的空間分辨率則取決于脈沖光信號(hào)的脈沖寬度，而脈沖光信號(hào)的脈寬又取決于加載到調(diào)制器上的脈沖調(diào)制信號(hào)的脈沖寬度，而對(duì)于不同傳感距離的分布式光纖傳感系統(tǒng)，其所要求的激勵(lì)脈沖光信號(hào)的脈沖寬度和輸出頻率也不同，因此，這就要求電脈沖調(diào)制信號(hào)的脈沖寬度和輸出頻率能夠根據(jù)傳感系統(tǒng)的實(shí)際傳感距離進(jìn)行可控式調(diào)節(jié)。
[0003]在分布式光纖傳感系統(tǒng)中，若單脈沖調(diào)制信號(hào)的脈寬過寬，則會(huì)導(dǎo)致分布式光纖傳感系統(tǒng)的空間分辨率降低；但若單脈沖調(diào)制信號(hào)的脈寬過低時(shí)，則經(jīng)過電光調(diào)制器調(diào)制后所得到的單脈沖光信號(hào)將會(huì)受到聲子壽命的影響而明顯降低傳感系統(tǒng)的傳感距離。因此，本實(shí)用新型公布了一種基于FPGA的脈沖可選可調(diào)信號(hào)發(fā)生器，本實(shí)用新型是在FPGA開發(fā)板上同時(shí)產(chǎn)生脈沖寬度和輸出頻率都能鍵控式調(diào)節(jié)的單脈沖調(diào)制信號(hào)和雙脈沖調(diào)制信號(hào)，再根據(jù)實(shí)際需要選擇合適的脈沖調(diào)制信號(hào)來驅(qū)動(dòng)電光調(diào)制器對(duì)中心波長(zhǎng)為1550nm的窄線寬連續(xù)激光進(jìn)行調(diào)制以獲得相應(yīng)的脈沖光信號(hào)，將此脈沖光信號(hào)作為分布式光纖傳感系統(tǒng)的激勵(lì)信號(hào)能夠在保證傳感系統(tǒng)有足夠遠(yuǎn)的傳感距離的前提下，也同時(shí)提高傳感系統(tǒng)的空間分辨率。
【實(shí)用新型內(nèi)容】
[0004]本實(shí)用新型的目的在于克服分布式光纖傳感系統(tǒng)中的電脈沖調(diào)制信號(hào)的產(chǎn)生環(huán)節(jié)現(xiàn)有技術(shù)的不足，提供一種基于FPGA的脈沖可選可調(diào)信號(hào)發(fā)生器，采用本實(shí)用新型可同時(shí)產(chǎn)生單脈沖調(diào)制信號(hào)和雙脈沖調(diào)制信號(hào)，且這兩種脈沖調(diào)制信號(hào)的脈沖寬度和輸出頻率都具有可鍵控調(diào)節(jié)的優(yōu)點(diǎn)。
[0005]本實(shí)用新型的目的是通過以下技術(shù)方案來實(shí)現(xiàn)的:一種基于FPGA的脈沖可選可調(diào)信號(hào)發(fā)生器所涉及的電路單元包括晶振單元電路、PLL倍頻電路、分頻電路、調(diào)頻電路1、調(diào)頻電路I1、單脈寬調(diào)節(jié)電路、雙脈寬調(diào)節(jié)電路、多路選擇器和脈沖信號(hào)調(diào)理電路，PLL倍頻電路接收來自晶振電路的基準(zhǔn)時(shí)鐘信號(hào)并將此基準(zhǔn)時(shí)鐘信號(hào)做倍頻處理，PLL倍頻電路的輸出端與分頻電路的輸入端連接，分頻電路的輸出端同時(shí)連接有調(diào)頻電路I和調(diào)頻電路II，單脈寬調(diào)節(jié)電路接收調(diào)頻電路I的輸出信號(hào)，雙脈寬調(diào)節(jié)電路接收調(diào)頻電路II的輸出信號(hào)，單脈寬調(diào)節(jié)電路和雙脈寬調(diào)節(jié)電路的輸出端都與多路選擇器的輸入端相連接，多路選擇器的輸出端和脈沖信號(hào)調(diào)理電路的輸入端相連接。
[0006]所述的晶振單元電路的輸出時(shí)鐘信號(hào)的主頻率為50MHz，時(shí)鐘周期為20ns，晶振單元電路的輸出時(shí)鐘信號(hào)作為PLL倍頻電路的輸入信號(hào)。
[0007]所述的PLL倍頻電路在FPGA硬件平臺(tái)上通過在QUARTUS II軟件開發(fā)環(huán)境下采用Verilog HDL語言編寫程序來設(shè)計(jì)出FPGA的PLL倍頻電路模塊后，再調(diào)用名為PLL的IP軟核來實(shí)現(xiàn)。
[0008]所述的分頻電路在FPGA硬件平臺(tái)上通過在QUARTUS II軟件開發(fā)環(huán)境下采用Verilog HDL語言編寫程序設(shè)計(jì)具有分頻功能的模塊化電路來實(shí)現(xiàn)，本分頻電路接收來自PLL倍頻電路輸出的倍頻時(shí)鐘信號(hào)。
[0009]所述的頻率調(diào)節(jié)電路1、頻率調(diào)節(jié)電路I1、單脈寬調(diào)節(jié)電路和雙脈寬調(diào)節(jié)電路都在FPGA硬件平臺(tái)上通過在QUARTUS II軟件開發(fā)環(huán)境下采用Verilog HDL語言編寫程序?qū)PGA開發(fā)板上的其中4個(gè)按鍵進(jìn)行抖動(dòng)濾除和對(duì)應(yīng)功能的按鍵編碼后以鍵控方式實(shí)現(xiàn)脈沖調(diào)制信號(hào)的脈沖寬度和對(duì)應(yīng)輸出頻率的調(diào)節(jié)，頻率調(diào)節(jié)電路I和頻率調(diào)節(jié)電路II同時(shí)接收來自分頻電路的分頻時(shí)鐘信號(hào)，頻率調(diào)節(jié)電路I的輸出端接單脈寬調(diào)節(jié)電路的輸入端，雙脈寬調(diào)節(jié)電路接收頻率調(diào)節(jié)電路II的輸出信號(hào)。
[0010]所述的多路選擇器的輸入端同時(shí)和單脈寬調(diào)節(jié)電路及雙脈寬調(diào)節(jié)電路的輸入端相連接，實(shí)現(xiàn)在同一時(shí)間內(nèi)按實(shí)際需要選擇其中的一種脈沖調(diào)制信號(hào)輸出。
[0011]所述的脈沖信號(hào)調(diào)理電路為RC濾波電路，接收來自多路選擇器的輸出信號(hào)，實(shí)現(xiàn)將接收到的單脈沖調(diào)制信號(hào)或雙脈沖調(diào)制信號(hào)的負(fù)過沖及超限噪聲濾除的功能。
[0012]與現(xiàn)有技術(shù)相比，本實(shí)用新型可同時(shí)產(chǎn)生單脈沖調(diào)制信號(hào)和雙脈沖調(diào)制信號(hào)，在應(yīng)用中不僅可以根據(jù)實(shí)際傳感系統(tǒng)的具體需要方便靈活地選擇符合要求的單脈沖調(diào)制信號(hào)或者雙脈沖調(diào)制信號(hào)，同時(shí)還可對(duì)單脈沖調(diào)制信號(hào)和雙脈沖調(diào)制信號(hào)的輸出頻率和脈沖寬度進(jìn)行鍵控式調(diào)節(jié)，并且脈沖寬度調(diào)節(jié)的最小步進(jìn)量可達(dá)到5ns，從而提高系統(tǒng)的空間分辨率和測(cè)量精度。
【附圖說明】
[0013]圖1為本實(shí)用新型結(jié)構(gòu)方框圖。
[0014]圖2為輸出頻率為20KHz，脈沖寬度為25ns，占空比為0.05%時(shí)的單脈沖調(diào)制信號(hào)(single_pulse_l)仿真結(jié)果圖。
[0015]圖3為輸出頻率為2KHz，脈沖寬度為100ns，占空比為0.02%時(shí)的單脈沖調(diào)制信號(hào)(single_pulse_2)仿真結(jié)果圖。
[0016]圖4為輸出頻率為100Hz，脈沖寬度為5us，占空比為0.05%時(shí)的單脈沖調(diào)制信號(hào)(single_pulse_3)仿真結(jié)果圖。
[0017]圖5為雙脈沖調(diào)制信號(hào)(double_pulSe_l)的輸出頻率為6.5KHz，單脈沖寬度為25ns時(shí)的仿真結(jié)果圖。
[0018]圖6為雙脈沖調(diào)制信號(hào)(double_pulse_2)的輸出頻率為4KHz，單脈沖寬度為50ns時(shí)的仿真結(jié)果圖。
[0019]圖7為雙脈沖調(diào)制信號(hào)(double_pulSe_3)的輸出頻率為100Hz，單脈沖寬度為1.5us時(shí)的仿真結(jié)果圖。
[0020]在圖1中，1、FPGA開發(fā)板2、晶振電路3、PLL倍頻電路4、分頻電路5、調(diào)頻電路I 6、調(diào)頻電路II 7、單脈寬調(diào)節(jié)電路8、雙脈寬調(diào)節(jié)電路9、多路選擇器10、脈沖信號(hào)調(diào)理電路。
[0021]在圖2?圖7中，elk為晶振電路輸出的50MHz的基準(zhǔn)時(shí)鐘信號(hào)，它的時(shí)鐘周期為20ns，cl_200為對(duì)50MHz基準(zhǔn)時(shí)鐘信號(hào)做四倍頻后得到的