開關(guān)，NMOS晶體管和PMOS晶體管的源極為所述輸出驅(qū)動開關(guān)的第一連接端，NMOS晶體管和PMOS晶體管的漏極為所述輸出驅(qū)動開關(guān)的第二連接端，NMOS晶體管和PMOS晶體管的柵極為所述輸出驅(qū)動開關(guān)的控制端。
[0029]可以看出，為了使得每個輸出驅(qū)動電路的整體電阻等于預(yù)定電阻值，每個輸出驅(qū)動電路中都會設(shè)計有多余的輸出驅(qū)動開關(guān)。也就是說，總會有多余的輸出驅(qū)動開關(guān)是一直處于截止?fàn)顟B(tài)的，而不被使用的。本實用新型中的特點和好處之一就是，利用這些冗余的輸出驅(qū)動開關(guān)來形成預(yù)加重電路，提高波形上升下降沿速度，利于減小碼間干擾，提高工作速度。
[0030]圖5為圖1中的輸出控制邏輯電路120在一個實施例中的電路示意圖。如圖5所示的，所述輸出控制邏輯電路120包括與各個輸出驅(qū)動模塊對應(yīng)的多個輸出控制邏輯模塊1211 至 121η。
[0031]每個輸出控制邏輯模塊包括輸入單元122、脈沖產(chǎn)生單元123和選擇單元124。為了簡便，在圖5中，只在輸出控制邏輯模塊1211標(biāo)記了輸入單元122、脈沖產(chǎn)生單元123和選擇單元124。
[0032]外部輸入的輸入控制信號DIN經(jīng)過輸入單元122被連接至所述選擇單元124的第一輸入端A，外部輸入的輸入控制信號DIN經(jīng)過脈沖產(chǎn)生單元123被連接至所述選擇單元124的第二輸入端B。
[0033]所述脈沖產(chǎn)生單元123在所述輸入控制信號DIN翻轉(zhuǎn)時產(chǎn)生并輸出短時脈沖信號，比如，短暫的正向脈沖。具體的，所述脈沖產(chǎn)生單元在所述輸入控制信號從第一邏輯電平跳變?yōu)榈诙壿嬰娖綍r，才產(chǎn)生并輸出短時脈沖信號，在從第二邏輯電平跳變?yōu)榈谝贿壿嬰娖綍r，不產(chǎn)生短時脈沖信號。
[0034]所述選擇單元124的輸出端連接至對應(yīng)輸出驅(qū)動模塊的輸出驅(qū)動開關(guān)的控制端，比如輸出控制邏輯模塊1211的輸出端Dl直接或間接連接至圖2、圖3和圖4中的PMOS晶體管MPl的柵極，輸出控制邏輯模塊1212的輸出端D2直接或間接連接至圖2、圖3和圖4中的PMOS晶體管MP2的柵極，……，輸出控制邏輯模塊121η的輸出端Dn直接或間接連接至圖2、圖3和圖4中的PMOS晶體管MPn的柵極。多個外部輸入的使能控制信號中的對應(yīng)一個被連接至所述選擇單元124的控制端。使能控制信號OEl連接至輸出控制邏輯模塊1211的選擇單元124的控制端，使能控制信號0Ε2連接至輸出控制邏輯模塊1212的選擇單元124的控制端，......，使能控制信號OEn連接至輸出控制邏輯模塊121η的選擇單元124
的控制端。
[0035]在對應(yīng)的外部輸入的使能控制信號為有效時，所述選擇單元124選擇其第一輸入端的信號輸出，此時所述選擇單元124對應(yīng)的輸出驅(qū)動模塊的輸出驅(qū)動開關(guān)能夠由外部輸入的輸入控制信號DIN所控制，所述輸入控制信號DIN為第二邏輯電平時，所述輸出驅(qū)動模塊的輸出驅(qū)動開關(guān)導(dǎo)通，所述輸入控制信號為第一邏輯電平時，所述輸出驅(qū)動模塊的輸出驅(qū)動開關(guān)截止。
[0036]在對應(yīng)的輸入的使能控制信號為無效時，所述選擇單元124選擇其第二輸入端的信號輸出，此時所述脈沖產(chǎn)生單元123產(chǎn)生的短時脈沖信號經(jīng)過所述選擇單元124驅(qū)動對應(yīng)的輸出驅(qū)動開關(guān)短時導(dǎo)通，這樣可以加快驅(qū)動輸出端VO的輸出信號的上升沿的上升速度，和/或下降沿的下降速度，同時所述選擇單元124對應(yīng)的輸出驅(qū)動模塊的輸出驅(qū)動開關(guān)不能夠由外部輸入的輸入控制信號DIN所控制。
[0037]繼續(xù)參看圖5所示的，所述脈沖產(chǎn)生單元123包括延遲單元、異或邏輯單元和與門，所述延遲單元的輸入端與脈沖產(chǎn)生單元的輸入端相連，所述延遲單元的輸出端與異或邏輯單元的一個輸入端相連，所述異或邏輯單元的另一個輸入端與所述脈沖產(chǎn)生單元的輸入端相連，所述異或邏輯單元的輸出端與所述與門的一個輸入端相連，所述與門的另一個輸入端與所述脈沖產(chǎn)生單元的輸入端相連，所述與門的輸出端與所述脈沖產(chǎn)生單元的輸出端相連。所述延遲單元由三個級聯(lián)的緩沖器形成，所述異或邏輯單元的輸出端DIP得到的短時脈沖信號的脈沖寬度與延遲單元的延時時間相等，也就是說通過調(diào)整延遲單元的延遲時間，可以調(diào)整短時脈沖信號的脈沖寬度。所述輸入單元122包括兩個級聯(lián)的緩沖器，第一個緩沖器的輸入端接收外部輸入的輸入控制信號，第二個緩沖器的輸出端連接選擇單元的第一輸入端，第一緩沖器的輸出端與所述脈沖產(chǎn)生單元的輸入端相連。
[0038]這樣，本實用新型利用輸出驅(qū)動電路中不使用的輸出驅(qū)動開關(guān)的路徑來形成預(yù)加重電路，提高波形上升下降沿速度，利于減小碼間干擾，提高工作速度。
[0039]在本實用新型中，“連接”、相連、“連”、“接”等表示電性相連的詞語，如無特別說明，則表示直接或間接的電性連接，比如經(jīng)過一個邏輯電路，比如緩沖器或反相器，再比如經(jīng)過一個電阻等。
[0040]需要指出的是，熟悉該領(lǐng)域的技術(shù)人員對本實用新型的【具體實施方式】所做的任何改動均不脫離本實用新型的權(quán)利要求書的范圍。相應(yīng)地，本實用新型的權(quán)利要求的范圍也并不僅僅局限于前述【具體實施方式】。
【主權(quán)項】
1.一種接口電路中的輸出電路，其特征在于，其包括: 一個或多個連接于電源端和驅(qū)動輸出端之間的輸出驅(qū)動電路，每個輸出驅(qū)動電路包括連接于電源端和驅(qū)動輸出端之間的多個輸出驅(qū)動模塊，每個輸出驅(qū)動模塊包括一個輸出驅(qū)動開關(guān)，每個輸出驅(qū)動開關(guān)具有連接至所述電源端的第一連接端，連接至所述驅(qū)動輸出端的第二連接端和控制端； 與所述輸出驅(qū)動電路對應(yīng)的一個或多個輸出控制邏輯電路，每個輸出控制邏輯電路包括與各個輸出驅(qū)動模塊對應(yīng)的多個輸出控制邏輯模塊， 每個輸出控制邏輯模塊包括輸入單元、脈沖產(chǎn)生單元和選擇單元，外部輸入的輸入控制信號經(jīng)過輸入單元被連接至所述選擇單元的第一輸入端，外部輸入的輸入控制信號經(jīng)過脈沖產(chǎn)生單元被連接至所述選擇單元的第二輸入端，所述脈沖產(chǎn)生單元在所述輸入控制信號翻轉(zhuǎn)時產(chǎn)生并輸出短時脈沖信號，所述選擇單元的輸出端連接至對應(yīng)輸出驅(qū)動模塊的輸出驅(qū)動開關(guān)的控制端，多個外部輸入的使能控制信號中的對應(yīng)一個被連接至所述選擇單元的控制端， 在對應(yīng)的外部輸入的使能控制信號為有效時，所述選擇單元選擇其第一輸入端的信號輸出，此時所述選擇單元對應(yīng)的輸出驅(qū)動模塊的輸出驅(qū)動開關(guān)能夠由外部輸入的輸入控制信號所控制，在對應(yīng)的輸入的使能控制信號為無效時，所述選擇單元選擇其第二輸入端的信號輸出，此時所述脈沖產(chǎn)生單元產(chǎn)生的短時脈沖信號經(jīng)過所述選擇單元驅(qū)動對應(yīng)的輸出驅(qū)動開關(guān)短時導(dǎo)通。2.根據(jù)權(quán)利要求1所述的接口電路中的輸出電路，其特征在于， 每個輸出驅(qū)動模塊還包括一個電阻，該輸出驅(qū)動模塊的輸出驅(qū)動開關(guān)與該電阻串聯(lián)在電源端和驅(qū)動輸出端之間；或者 每個輸出驅(qū)動電路包括一個電阻，各個輸出驅(qū)動模塊的輸出驅(qū)動開關(guān)并聯(lián)在一起，所述電阻和各個并聯(lián)的輸出驅(qū)動開關(guān)串聯(lián)在電源端和驅(qū)動輸出端之間。3.根據(jù)權(quán)利要求1所述的接口電路中的輸出電路，其特征在于， 所述輸出驅(qū)動開關(guān)為PMOS晶體管，PMOS晶體管的源極為所述輸出驅(qū)動開關(guān)的第一連接端，PMOS晶體管的漏極為所述輸出驅(qū)動開關(guān)的第二連接端，PMOS晶體管的柵極為所述輸出驅(qū)動開關(guān)的控制端，所述電源端為輸入電源端；或者 所述輸出驅(qū)動開關(guān)為NMOS晶體管，NMOS晶體管的源極為所述輸出驅(qū)動開關(guān)的第一連接端，NMOS晶體管的漏極為所述輸出驅(qū)動開關(guān)的第二連接端，NMOS晶體管的柵極為所述輸出驅(qū)動開關(guān)的控制端，所述電源端為接地端。4.根據(jù)權(quán)利要求1所述的接口電路中的輸出電路，其特征在于， 通過控制所述外部輸入的使能控制信號，使得所述輸出驅(qū)動電路整體上的電阻值為預(yù)定電阻值，所述預(yù)定電阻值為240歐姆。5.根據(jù)權(quán)利要求1所述的接口電路中的輸出電路，其特征在于， 所述脈沖產(chǎn)生單元在所述輸入控制信號從第一邏輯電平跳變?yōu)榈诙壿嬰娖綍r，才產(chǎn)生并輸出短時脈沖信號， 在對應(yīng)的外部輸入的使能控制信號為有效時，所述輸入控制信號為第二邏輯電平時，所述輸出驅(qū)動模塊的輸出驅(qū)動開關(guān)導(dǎo)通，所述輸入控制信號為第一邏輯電平時，所述輸出驅(qū)動模塊的輸出驅(qū)動開關(guān)截止。6.根據(jù)權(quán)利要求5所述的接口電路中的輸出電路，其特征在于， 所述脈沖產(chǎn)生單元包括延遲單元、異或邏輯單元和與門，所述延遲單元的輸入端與脈沖產(chǎn)生單元的輸入端相連，所述延遲單元的輸出端與異或邏輯單元的一個輸入端相連，所述異或邏輯單元的另一個輸入端與所述脈沖產(chǎn)生單元的輸入端相連，所述異或邏輯單元的輸出端與所述與門的一個輸入端相連，所述與門的另一個輸入端與所述脈沖產(chǎn)生單元的輸入端相連，所述與門的輸出端與所述脈沖產(chǎn)生單元的輸出端相連， 第一邏輯電平為低電平，第二邏輯電平為高電平。7.根據(jù)權(quán)利要求6所述的接口電路中的輸出電路，其特征在于，所述輸入單元包括兩個級聯(lián)的緩沖器，第一個緩沖器的輸入端接收外部輸入的輸入控制信號，第二個緩沖器的輸出端連接選擇單元的第一輸入端， 第一緩沖器的輸出端與所述脈沖產(chǎn)生單元的輸入端相連。
【專利摘要】本實用新型提供一種接口電路中的輸出電路，其包括：連接于電源端和驅(qū)動輸出端之間的輸出驅(qū)動電路，其包括多個輸出驅(qū)動模塊，每個輸出驅(qū)動模塊包括一個輸出驅(qū)動開關(guān)；與輸出驅(qū)動電路對應(yīng)的輸出控制邏輯電路，每個輸出控制邏輯電路包括與各個輸出驅(qū)動模塊對應(yīng)的多個輸出控制邏輯模塊，每個輸出控制邏輯模塊包括輸入單元、脈沖產(chǎn)生單元和選擇單元，脈沖產(chǎn)生單元在輸入控制信號翻轉(zhuǎn)時產(chǎn)生并輸出短時脈沖信號，選擇單元的輸出端連接至對應(yīng)輸出驅(qū)動模塊的輸出驅(qū)動開關(guān)的控制端，脈沖產(chǎn)生單元產(chǎn)生的短時脈沖信號經(jīng)過選擇單元驅(qū)動對應(yīng)的輸出驅(qū)動開關(guān)短時導(dǎo)通。這樣，利用輸出電路中的冗余電路來形成預(yù)加重電路，提高波形上升下降沿速度。
【IPC分類】H03K19/0175
【公開號】CN204633746
【申請?zhí)枴緾N201520449801
【發(fā)明人】孔亮, 王強, 戴頡, 李耿民, 職春星
【申請人】燦芯半導(dǎo)體(上海)有限公司
【公開日】2015年9月9日
【申請日】2015年6月26日