可重構(gòu)多路燈光控制裝置的制造方法
【技術(shù)領(lǐng)域】
[0001]本實(shí)用新型涉及一種燈光控制裝置，具體涉及可重構(gòu)多路燈光控制裝置，屬于燈光控制技術(shù)領(lǐng)域。
【背景技術(shù)】
[0002]市場(chǎng)現(xiàn)有燈光控制器均采用以單片機(jī)為核心的微處理器控制結(jié)構(gòu)，對(duì)于多路燈光控制，采用多個(gè)單片機(jī)聯(lián)合控制，或一個(gè)單片機(jī)外加多組組合邏輯電路控制方案。系統(tǒng)集成度低，穩(wěn)定性差。
【實(shí)用新型內(nèi)容】
[0003]本實(shí)用新型的目的是為了解決現(xiàn)有燈光控制電路設(shè)計(jì)不合理，系統(tǒng)集成度低，穩(wěn)定性差的問題。
[0004]本實(shí)用新型的技術(shù)方案是:可重構(gòu)多路燈光控制裝置，包括FPGA芯片、U盤讀寫控制電路、通信電路、時(shí)鐘電路、數(shù)據(jù)緩沖電路和若干驅(qū)動(dòng)電路，所述FPGA芯片包括數(shù)據(jù)處理IP核、SDRAM控制電路、數(shù)據(jù)接收控制電路、時(shí)鐘控制電路、文件管理IP核、第一多路選通器、第二多路選通器和若干燈控信號(hào)發(fā)生器，燈控信號(hào)發(fā)生器的數(shù)量與驅(qū)動(dòng)電路的數(shù)量對(duì)應(yīng)，所述U盤讀寫控制電路通過文件管理IP核與數(shù)據(jù)處理IP核建立連接，通信電路通過數(shù)據(jù)接收控制電路與數(shù)據(jù)處理IP核建立連接，時(shí)鐘電路通過時(shí)鐘控制電路與數(shù)據(jù)處理IP核建立雙向數(shù)據(jù)傳輸連接，數(shù)據(jù)緩沖電路通過SDRAM控制電路與數(shù)據(jù)處理IP核建立雙向數(shù)據(jù)傳輸連接，所述數(shù)據(jù)處理IP核通過第一數(shù)據(jù)引腳和第一地址引腳與第一多路選通器的輸入端建立連接，第一多路選通器的輸出端分別連接多路燈控信號(hào)發(fā)生器的輸入端，多路燈控信號(hào)發(fā)生器的輸出端均與第二多路選通器的輸入端建立連接，第二多路選通器的地址輸入端連接數(shù)據(jù)處理IP核的第二地址引腳，第二多路選通器的數(shù)據(jù)輸出端與數(shù)據(jù)處理IP核的第二數(shù)據(jù)引腳建立連接，每個(gè)燈控信號(hào)發(fā)生器分別與對(duì)應(yīng)的驅(qū)動(dòng)電路輸入端建立連接。
[0005]所述FPGA芯片包括鎖相環(huán)電路和聲音控制電路，所述鎖相環(huán)電路的輸出端分別連接SDRAM控制電路、第一多路選通器、第二多路選通器、聲音控制電路和每個(gè)燈控信號(hào)發(fā)生器。
[0006]所述可重構(gòu)多路燈光控制裝置包括數(shù)據(jù)接收提示電路，數(shù)據(jù)接收提示電路通過聲音控制電路與數(shù)據(jù)處理IP核建立連接，所述數(shù)據(jù)接收提示電路包括第四電阻、第五電阻、三極管、二極管和蜂鳴器，所述三極管的基極通過第四電阻與聲音控制電路的輸出端建立連接，第五電阻并接在三極管的發(fā)射極和基極之間，二極管串接在三極管的集電極上，蜂鳴器并接在二極管的兩端，二極管用于泄流保護(hù)，第四電阻為限流電阻，第五電路為泄流電阻，三極管起到將聲音信號(hào)放大的作用。
[0007]所述可重構(gòu)多路燈光控制裝置包括供電電路，所述供電電路包括第一穩(wěn)壓芯片、第二穩(wěn)壓芯片和第三穩(wěn)壓芯片，第一穩(wěn)壓芯片和第二穩(wěn)壓芯片的輸入端與連接第一電壓輸出端，第二電壓輸出端設(shè)在第一穩(wěn)壓芯片的輸出端與第三穩(wěn)壓芯片的輸入端之間的連線上，第二穩(wěn)壓芯片的輸出端為第三電壓出輸出端，第三穩(wěn)壓芯片的輸出端為第四電壓輸出端，所述第一電壓輸出端連接通信電路和數(shù)據(jù)接收提示電路，第二電壓輸出端分別連接FPGA芯片、時(shí)鐘電路和U盤讀寫控制電路，第三電壓輸出端和第四電壓輸出端均與FPGA芯片建立連接。為FPGA芯片內(nèi)的各個(gè)功能模塊提供不同標(biāo)準(zhǔn)供電電壓。
[0008]所述時(shí)鐘電路包括時(shí)鐘管理芯片、第一電容、晶振、第一電阻、第二電阻、第三電阻和雙向二極管，時(shí)鐘管理芯片的振蕩輸入端和振蕩輸出端之間并接晶振后通過第一電容接地，第二電阻和第三電阻分別并接在時(shí)鐘管理芯片的數(shù)據(jù)引腳和時(shí)鐘引腳上，時(shí)鐘管理芯片的電源引腳通過雙向二極管與電源建立連接，時(shí)鐘管理芯片的時(shí)鐘輸出引腳與時(shí)鐘控制電路建立連接，當(dāng)數(shù)據(jù)處理IP核需要讀取時(shí)鐘信息時(shí)，向該電路發(fā)出請(qǐng)求信號(hào)，該電路將當(dāng)前時(shí)間數(shù)據(jù)發(fā)送至數(shù)據(jù)處理IP核，電容和晶振為芯片提供時(shí)鐘輸入，第一電阻、第二電阻和第三電阻增強(qiáng)驅(qū)動(dòng)強(qiáng)度，雙向二極管為時(shí)鐘系統(tǒng)電源提供保護(hù)。
[0009]所述數(shù)據(jù)緩沖電路包括SDRAM芯片、濾波電容網(wǎng)絡(luò)CP和限流排阻，電源輸入端分別通過通過限流排阻和電容網(wǎng)路與SDRAM芯片建立連接，SDRAM芯片的輸出端通過SDRAM控制電路與數(shù)據(jù)處理IP核建立連接，數(shù)據(jù)緩沖電路將主控電路內(nèi)部待處理的低速數(shù)據(jù)進(jìn)行緩存，一段時(shí)間后統(tǒng)一高速讀取，加快數(shù)據(jù)處理速度。
[0010]所述U盤讀寫控制電路包括文件管理芯片和供電指示電路，供電指示電路包括發(fā)光二極管和第六電阻，電源輸入端通過依次連接第六電阻二極管與文件管理芯片的輸入端建立連接，文件管理芯片的輸出端與文件管理IP核建立連接，當(dāng)數(shù)據(jù)處理IP核需要讀取U盤數(shù)據(jù)時(shí)，向該電路發(fā)出請(qǐng)求信號(hào)，該電路將連接的U盤內(nèi)部數(shù)據(jù)讀取，并發(fā)送至數(shù)據(jù)處理IP核。
[0011]所述通信電路包括依次串聯(lián)的USB串口和信號(hào)處理電路，信號(hào)處理電路的輸出端與數(shù)據(jù)接收控制電路建立連接。
[0012]每個(gè)燈控信號(hào)發(fā)生器與其對(duì)應(yīng)的驅(qū)動(dòng)電路輸入端之間均設(shè)有保護(hù)電阻。
[0013]所述可重構(gòu)多路燈光控制裝置包括主控電路板和驅(qū)動(dòng)電路板，所述FPGA芯片、U盤讀寫控制電路、通信電路和時(shí)鐘電路集成在主控電路板上，若干驅(qū)動(dòng)電路集成在驅(qū)動(dòng)電路板上，主控電路板和驅(qū)動(dòng)電路板通過排針和插座嵌插連接。本發(fā)明所術(shù)燈光控制器采用控制板插接驅(qū)動(dòng)電路板的組合結(jié)構(gòu)，用戶可根據(jù)控制光源種類選擇對(duì)應(yīng)驅(qū)動(dòng)電路板，拼裝簡(jiǎn)單方便，能夠適用各種燈光控制場(chǎng)所。
[0014]本實(shí)用新型與現(xiàn)有技術(shù)相比具有以下效果:本發(fā)明所述燈光控制裝置通過在FPGA芯片內(nèi)部搭建專用邏輯電路實(shí)現(xiàn)可編程多路控制功能，所述FPGA芯片內(nèi)部合理采用并行結(jié)構(gòu)設(shè)計(jì)，使大量數(shù)據(jù)能夠并行處理，徹底解決了 MU控制無法避免的多通道數(shù)據(jù)同步問題，提高了輸出信號(hào)控制精度，F(xiàn)PGA芯片內(nèi)部合理設(shè)計(jì)多個(gè)功能模塊電路，通過邏輯復(fù)用設(shè)計(jì)，將大量功能邏輯電路進(jìn)行合理分類，結(jié)構(gòu)相似電路通過一組控制邏輯電路重復(fù)多次使用，大大降低了邏輯資源消耗，顯著降低了系統(tǒng)設(shè)計(jì)成本；FPGA芯片內(nèi)部專用邏輯電路可通過向FPGA內(nèi)部燒寫配置數(shù)據(jù)隨時(shí)修改，在不改變外圍硬件電路情況下，能夠輕松實(shí)現(xiàn)系統(tǒng)的升級(jí)。本發(fā)明只需按規(guī)定數(shù)據(jù)格式通過USB端口向控制器發(fā)送相應(yīng)配置數(shù)據(jù)，相對(duì)市場(chǎng)現(xiàn)有同類產(chǎn)品，大大簡(jiǎn)化了控制步驟，降低了數(shù)據(jù)量。因此，數(shù)據(jù)傳輸速度，以及系統(tǒng)響應(yīng)速度得以大幅提高。
【附圖說明】
[0015]圖1，本實(shí)用新型的FPGA芯片內(nèi)部結(jié)構(gòu)框圖；
[0016]圖2，本實(shí)用新型的U盤讀寫控制電路圖；
[0017]圖3，本實(shí)用新型的時(shí)鐘電路圖；
[0018]圖4，本實(shí)用新型的數(shù)據(jù)接收提示電路圖；
[0019]圖5，本實(shí)用新型的供電電路圖；
[0020]圖6，本實(shí)用新型的數(shù)據(jù)緩沖電路圖；
[0021]圖7，本實(shí)用新型的主控電路板和驅(qū)動(dòng)電路板的插接不意圖；
【具體實(shí)施方式】
[0022]具結(jié)合【附圖說明】本實(shí)用新型的【具體實(shí)施方式】，本實(shí)施方式的可重構(gòu)多路燈光控制裝置，包括FPGA芯片、U盤讀寫控制電路、通信電路、時(shí)鐘電路、數(shù)據(jù)緩沖電路和若干驅(qū)動(dòng)電路，所述FPGA芯片包括數(shù)據(jù)處理IP核、SDRAM控制電路、數(shù)據(jù)接收控制電路、時(shí)鐘控制電路、文件管理IP核、第一多路選通器、第二多路選通器和若干燈控信號(hào)發(fā)生器，燈控信號(hào)發(fā)生器的數(shù)量與驅(qū)動(dòng)電路的數(shù)量對(duì)應(yīng)，所述U盤讀寫控制電路通過文件管理IP核與數(shù)據(jù)處理IP核建立連接，通信電路通過數(shù)據(jù)接收控制電路與數(shù)據(jù)處理IP核建立連接，時(shí)鐘電路通過時(shí)鐘控制電路與數(shù)據(jù)處理IP核建立雙向數(shù)據(jù)傳輸連接，數(shù)據(jù)緩沖電路通過SDRAM控制電路與數(shù)據(jù)處理IP核建立雙向數(shù)據(jù)傳輸連接，所述數(shù)據(jù)處理IP核通過第一數(shù)據(jù)引腳和第一地址引腳與第一多路選通器的輸入端建立連接，第一多路選通器的輸出端分別連接多路燈控信號(hào)發(fā)生器的輸入端，多路燈控信號(hào)發(fā)生器的輸出端均與第二多路選通器的輸入端建立連接，第二多路選通器的地址輸入端連接數(shù)據(jù)處理IP核的第二地址引腳，第二多路選通器的數(shù)據(jù)輸出端與數(shù)據(jù)處理IP核的第二數(shù)據(jù)引腳建立連接，每個(gè)燈控信號(hào)發(fā)生器分別與對(duì)應(yīng)的驅(qū)動(dòng)電路輸入端建立連接。
[0023]所述FPGA芯片包括鎖相環(huán)電路和聲音控制電路，所述鎖相環(huán)電路的輸出端分別連接SDRAM控制電路、第一多路選通器、第二多路選通器、聲音控制電路和每個(gè)燈控信號(hào)發(fā)生器。
[0024]本實(shí)施方式的鎖相環(huán)電路產(chǎn)生4個(gè)時(shí)鐘信號(hào)，分別為75M(相位0)、75M(相位-1/3 31)、0.40961(相位0)、51((相位0)四個(gè)時(shí)鐘輸出信號(hào)。向芯片內(nèi)部其他邏輯電路提供時(shí)鐘。
[0025]75M(相位-Ji /3)時(shí)鐘信號(hào)輸出端連接SDRAM芯片；
[0026]75M(相位O)時(shí)鐘信號(hào)輸出端連接數(shù)據(jù)處理IP核，帶保護(hù)的第一多路選通器和第二多路選通器；
[0027]0.4096M(相位O)時(shí)鐘信號(hào)輸出端連接所有燈控信號(hào)發(fā)生器；
[0028]5K (相位O)時(shí)鐘信號(hào)輸出端連接聲音控制電路；
[0029]所述可重構(gòu)多路燈光控制裝置包括數(shù)據(jù)接收提示電路，數(shù)據(jù)接收提示電路的BEEP端口連接主控電路的聲音控制電路的輸出端口，所述數(shù)據(jù)接收提示電路包括第四電阻R4、第五電阻R5、三極管Q、二極管D2和蜂鳴器，所述三極管Q的基極通過第四電阻R4與聲音控制電路的輸出端建立連接，第五電阻R5并接在三極管的發(fā)射極和基極之間，二極管D2串接在三極管Q的集電極上，蜂鳴器并接在二極管D2的兩端。
[0030]所述可重構(gòu)多路燈光控制裝置包括供電電路，所述供電電路包括第一穩(wěn)壓芯片Wl、第二穩(wěn)壓芯片W2和第三穩(wěn)壓芯片，第一穩(wěn)壓芯片Wl和第二穩(wěn)壓芯片W2的輸入端與連接第一電壓輸出端，第二電壓輸出端設(shè)在第一穩(wěn)壓芯片Wl的輸出端與第三穩(wěn)壓芯片的輸入端之間的連線上，第二穩(wěn)壓芯片W2的輸出端為第三電壓出輸出端，第三穩(wěn)壓芯片的輸出端為第四電壓輸出端，所述第一電壓輸出端連接通信電路和數(shù)據(jù)接收提示電路，第二電壓輸出端分別連接FPGA芯片、時(shí)鐘電路和U盤讀寫控制電路，第三電壓輸出端和第四電壓輸出端均與FPGA芯片建立連接。
[0031]所述供電電路的+5V輸出端口連接數(shù)據(jù)接收提示電路和通信電路；+3.3V輸出端口分別連接主控電路，實(shí)時(shí)時(shí)鐘電路，U盤讀寫電路；+2.5V輸出端口連接主控電路；+l.2V輸出端口連接主控電路。
[0032]所述U盤讀寫控制電路包括文件管理芯片和供電指示電路，供電指示電路包括發(fā)光二極管LED和第六電阻R6，電源輸入端通過依次連接第六電阻R6 二極管LED與文件管理芯片的輸入端建立連接，文件管理芯片的輸出端與文件管理IP核建立連接，本實(shí)施方式的文件管理IP核為CH376芯片。
[0033]所述時(shí)鐘電路包括時(shí)鐘管理芯片、第一電容Cl、晶振Y1、第一電阻R1、第二電