本發(fā)明涉及通信設(shè)備、數(shù)據(jù)通信等技術(shù)領(lǐng)域，具體的說，是一種高集成度的40G POS協(xié)轉(zhuǎn)硬件實(shí)現(xiàn)結(jié)構(gòu)。

背景技術(shù)：

POS技術(shù)是指將IP報(bào)文映射到SONET/SDH幀中，并在SONET/SDH網(wǎng)絡(luò)中傳送的技術(shù)。在骨干網(wǎng)絡(luò)中，使用的是40G POS技術(shù)，這是已經(jīng)大量應(yīng)用的技術(shù)。因而通過對骨干網(wǎng)絡(luò)中的40G POS數(shù)據(jù)進(jìn)行采集，是一個(gè)很有效的數(shù)據(jù)采集方法。

目前網(wǎng)絡(luò)設(shè)備對40G POS數(shù)據(jù)的協(xié)轉(zhuǎn)實(shí)現(xiàn)方法通常采用通用POS成幀ASIC芯片，這種實(shí)現(xiàn)方法簡單，但一個(gè)芯片只能實(shí)現(xiàn)一路40G POS。對于一個(gè)鏈路的信號來說，收發(fā)兩個(gè)方向的數(shù)據(jù)都要進(jìn)行處理，這就是我們所說的一個(gè)信道，兩個(gè)方向數(shù)據(jù)要分別采集。此類ASIC芯片都是標(biāo)準(zhǔn)的收發(fā)一體芯片，一個(gè)芯片只能實(shí)現(xiàn)一個(gè)方向的數(shù)據(jù)采集，芯片發(fā)送方向?qū)嶋H上是利用不到的。為實(shí)現(xiàn)一個(gè)信道的數(shù)據(jù)采集，需要兩個(gè)這樣的芯片。

數(shù)據(jù)采集應(yīng)用領(lǐng)域，市場有限，沒有可用的ASIC芯片可以直接應(yīng)用，只能接受標(biāo)準(zhǔn)的40G POS成幀芯片，一個(gè)芯片只能實(shí)現(xiàn)一個(gè)方向的POS數(shù)據(jù)采集，可見實(shí)現(xiàn)密度很低。同時(shí)，40G POS技術(shù)已經(jīng)是當(dāng)前骨干網(wǎng)絡(luò)中速度最高的SONET/SDH傳送技術(shù)，市場方向已經(jīng)不再往這個(gè)方向發(fā)展，決定了40G POS芯片需求的減少，提供ASIC解決方案的芯片廠家越來越少，芯片越來越貴，甚至已經(jīng)難以購買到芯片。

同時(shí)，市場上的POS模塊，很少有雙收模塊提供，只能選擇收發(fā)一體模塊，只使用其中的RX方向，發(fā)送方向是不用的，造成極大的浪費(fèi)，且端口密度無法提高。

技術(shù)實(shí)現(xiàn)要素：

本發(fā)明的目的在于提供一種高集成度的40G POS協(xié)轉(zhuǎn)硬件實(shí)現(xiàn)結(jié)構(gòu)，采用一塊1RU高度(44.45mm)的標(biāo)準(zhǔn)業(yè)務(wù)板，實(shí)現(xiàn)8路40G POS數(shù)據(jù)協(xié)轉(zhuǎn)；一塊標(biāo)準(zhǔn)業(yè)務(wù)板可以實(shí)現(xiàn)4個(gè)信道40G POS數(shù)據(jù)協(xié)轉(zhuǎn)，密度非常之高，一塊標(biāo)準(zhǔn)業(yè)務(wù)板處理達(dá)到320Gbps能力。

本發(fā)明通過下述技術(shù)方案實(shí)現(xiàn)：一種高集成度的40G POS協(xié)轉(zhuǎn)硬件實(shí)現(xiàn)結(jié)構(gòu)，包括1RU高度的標(biāo)準(zhǔn)業(yè)務(wù)板，在標(biāo)準(zhǔn)業(yè)務(wù)板上沿同一方向依次設(shè)置有電源設(shè)置區(qū)、40G POS雙收模塊設(shè)置區(qū)、控制及外圍電路設(shè)置區(qū)、FPGA設(shè)置區(qū)及10G接口設(shè)置區(qū)，在40G POS雙收模塊設(shè)置區(qū)上設(shè)置有4個(gè)呈并排設(shè)置的40G POS雙收模塊，優(yōu)選的4個(gè)40G POS雙收模塊在40G POS雙收模塊設(shè)置區(qū)上呈并排設(shè)置；且40G POS雙收模塊的長邊為并排方向，單個(gè)40G POS雙收模塊的出纖方向?yàn)?0G POS雙收模塊的窄邊方向，使得出纖方向不影響40G POS雙收模塊的并排放置。

進(jìn)一步的為更好的實(shí)現(xiàn)本發(fā)明，特別采用下述設(shè)置結(jié)構(gòu)：在所述FPGA設(shè)置區(qū)內(nèi)呈并排狀設(shè)置有4片F(xiàn)PGA，優(yōu)選的，4片F(xiàn)PGA在FPGA設(shè)置區(qū)內(nèi)呈并排狀設(shè)置，4個(gè)所述40G POS雙收模塊分別與4片F(xiàn)PGA通過高速走線一一連接，且滿足相近的FPGA與40G POS雙收模塊相連接，且40G POS雙收模塊的連接器一側(cè)靠近FPGA放置，以減小走線長度，40G POS雙收模塊的出纖方向?yàn)槊姘宓姆聪蚧蛘邽楸嘲宸较颉?/p>

進(jìn)一步的為更好的實(shí)現(xiàn)本發(fā)明，特別采用下述設(shè)置結(jié)構(gòu)：所述4片F(xiàn)PGA通過高速走線順次連接形成環(huán)鏈路，即第一片F(xiàn)PGA與第二片F(xiàn)PGA利用高速走線相連接，第二片F(xiàn)PGA與第三片F(xiàn)PGA利用高速線連接，第三片F(xiàn)PGA與第四片F(xiàn)PGA利用高速走線連接，第四片F(xiàn)PGA與第一片F(xiàn)PGA利用高速走線連接。

進(jìn)一步的為更好的實(shí)現(xiàn)本發(fā)明，特別采用下述設(shè)置結(jié)構(gòu)：在控制及外圍電路設(shè)置區(qū)上沿40G POS雙收模塊的并排方向依次設(shè)置有CPU、EPLD及時(shí)鐘模塊。

進(jìn)一步的為更好的實(shí)現(xiàn)本發(fā)明，特別采用下述設(shè)置結(jié)構(gòu)：在所述10G接口設(shè)置區(qū)內(nèi)設(shè)置有4組呈并排布置的10G接口模塊，4組10G接口模塊分別與4片F(xiàn)PGA一一連接，且滿足相近的FPGA與10G接口模塊相連接。

進(jìn)一步的為更好的實(shí)現(xiàn)本發(fā)明，特別采用下述設(shè)置結(jié)構(gòu)：在任一一組所述10G接口模塊內(nèi)設(shè)置有8個(gè)10G接口。

進(jìn)一步的為更好的實(shí)現(xiàn)本發(fā)明，特別采用下述設(shè)置結(jié)構(gòu)：在所述電源設(shè)置區(qū)內(nèi)設(shè)置有電源。

進(jìn)一步的為更好的實(shí)現(xiàn)本發(fā)明，特別采用下述設(shè)置結(jié)構(gòu)：在所述標(biāo)準(zhǔn)業(yè)務(wù)板的高度方向上10G接口設(shè)置區(qū)側(cè)設(shè)置有面板布局區(qū)，在面板布局區(qū)處沿同一方向依次設(shè)置有一個(gè)D-SUB電源連接器、8個(gè)入纖法蘭連接器、一個(gè)雙口RJ45連接器、4個(gè)4*2 SFP+光模塊連接器，且4個(gè)4*2 SFP+光模塊連接器空間位置與4組呈并排布置的10G接口模塊呈一一對應(yīng)。

進(jìn)一步的為更好的實(shí)現(xiàn)本發(fā)明，特別采用下述設(shè)置結(jié)構(gòu)：在面板布局區(qū)處，所述D-SUB電源連接器包括設(shè)置在上方的開關(guān)和設(shè)置在下方的D-SUB接口。

進(jìn)一步的為更好的實(shí)現(xiàn)本發(fā)明，特別采用下述設(shè)置結(jié)構(gòu)：所述40G POS雙收模塊設(shè)置區(qū)、FPGA設(shè)置區(qū)及10G接口設(shè)置區(qū)3個(gè)區(qū)內(nèi)分別采用一體式散熱結(jié)構(gòu)或所述標(biāo)準(zhǔn)業(yè)務(wù)板整體采用一體式散熱結(jié)構(gòu)。

本發(fā)明與現(xiàn)有技術(shù)相比，具有以下優(yōu)點(diǎn)及有益效果：

（1）本發(fā)明采用一塊1RU高度(44.45mm)的標(biāo)準(zhǔn)業(yè)務(wù)板，實(shí)現(xiàn)8路40G POS數(shù)據(jù)協(xié)轉(zhuǎn)；一塊標(biāo)準(zhǔn)業(yè)務(wù)板可以實(shí)現(xiàn)4個(gè)信道40G POS數(shù)據(jù)協(xié)轉(zhuǎn)，密度非常之高，一塊標(biāo)準(zhǔn)業(yè)務(wù)板處理達(dá)到320Gbps能力。

（2）本發(fā)明應(yīng)用于骨干網(wǎng)絡(luò)，對高速40G POS數(shù)據(jù)信道進(jìn)行數(shù)據(jù)采集，將40G POS數(shù)據(jù)轉(zhuǎn)換為IP數(shù)據(jù)，并根據(jù)IP報(bào)文的五元組信息，根據(jù)哈希算法將數(shù)據(jù)進(jìn)行分流，將大流量的數(shù)據(jù)分成小流量數(shù)據(jù)輸出；也可根據(jù)業(yè)務(wù)類型進(jìn)行數(shù)據(jù)分類，不同業(yè)務(wù)從不同端口輸出；輸出端口為10G以太接口，一個(gè)40G POS接口對應(yīng)多個(gè)10G以太接口；以太接口送出的數(shù)據(jù)，傳送給服務(wù)器進(jìn)行數(shù)據(jù)分析。

（3）本發(fā)明使用4個(gè)40G POS雙收模塊并排布局，以及一體散熱器方式進(jìn)行散熱，從而得以充分利用PCB板空間，實(shí)現(xiàn)達(dá)4個(gè)40G信道處理；較當(dāng)前只能處理一個(gè)信道的同類產(chǎn)品，密度提高達(dá)4倍。

（4）本發(fā)明使用FPGA進(jìn)行POS協(xié)議與IP協(xié)議的轉(zhuǎn)換，而非ASIC方案，除實(shí)現(xiàn)靈活性之外，密度得到極大的提高，避免ASIC方案的缺陷。

（5）本發(fā)明所述4片F(xiàn)PGA不僅僅是一個(gè)對應(yīng)一個(gè)信道的進(jìn)行功能實(shí)現(xiàn)，而且還將相鄰的FPGA通過高速信號連接起來，鏈接成環(huán)，數(shù)據(jù)可跨到更多的10G端口進(jìn)行輸出，進(jìn)一步增加了靈活性。

（6）本發(fā)明4片F(xiàn)PGA也是進(jìn)行一體散熱器設(shè)計(jì)，提高了PCB板利用率，同時(shí)實(shí)現(xiàn)了較好的散熱性能。

（7）本發(fā)明的面板采用10G接口模塊高密度排布，熱量高，散熱較難，也采用一體散熱設(shè)計(jì)，較好的解決了高密度光模塊散熱問題。

附圖說明

圖1為本發(fā)明結(jié)構(gòu)示意圖。

圖2為本發(fā)明所述面板布局區(qū)結(jié)構(gòu)示意圖。

圖3為本發(fā)明電氣功能結(jié)構(gòu)圖。

其中，1-開關(guān)，2-D-SUB接口，3-入纖法蘭連接器，4-雙口RJ45連接器，5-4*2 SFP+光模塊連接器。

具體實(shí)施方式

下面結(jié)合實(shí)施例對本發(fā)明作進(jìn)一步地詳細(xì)說明，但本發(fā)明的實(shí)施方式不限于此。

實(shí)施例1：

一種高集成度的40G POS協(xié)轉(zhuǎn)硬件實(shí)現(xiàn)結(jié)構(gòu)，采用一塊1RU高度(L2=44.45mm)的標(biāo)準(zhǔn)業(yè)務(wù)板，且L1為405mm，實(shí)現(xiàn)8路40G POS數(shù)據(jù)協(xié)轉(zhuǎn)；一塊標(biāo)準(zhǔn)業(yè)務(wù)板可以實(shí)現(xiàn)4個(gè)信道40G POS數(shù)據(jù)協(xié)轉(zhuǎn)，密度非常之高，一塊標(biāo)準(zhǔn)業(yè)務(wù)板處理達(dá)到320Gbps能力，如圖1-3所示，包括1RU高度的標(biāo)準(zhǔn)業(yè)務(wù)板，在標(biāo)準(zhǔn)業(yè)務(wù)板上沿同一方向依次設(shè)置有電源設(shè)置區(qū)、40G POS雙收模塊設(shè)置區(qū)、控制及外圍電路設(shè)置區(qū)、FPGA設(shè)置區(qū)及10G接口設(shè)置區(qū)，在40G POS雙收模塊設(shè)置區(qū)上設(shè)置有4個(gè)呈并排設(shè)置的40G POS雙收模塊，優(yōu)選的4個(gè)40G POS雙收模塊在40G POS雙收模塊設(shè)置區(qū)上呈一字型并排設(shè)置；且40G POS雙收模塊的長邊為并排方向，單個(gè)40G POS雙收模塊的出纖方向?yàn)?0G POS雙收模塊的窄邊方向，使得出纖方向不影響40G POS雙收模塊的并排放置，一個(gè)40G POS雙收模塊的兩個(gè)接收，可以分別采集一個(gè)信道的收、發(fā)信號，將40G POS光信號，轉(zhuǎn)換為SFI-5信號，以備送給FPGA進(jìn)行處理；SFI-5信號即SERDES成幀器第5級接口，主要信號為16對差分高速數(shù)據(jù)以及一對SKEW差分高速信號，速率為2.5Gbps。

為充分利用寬度、深度受限制的PCB（標(biāo)準(zhǔn)業(yè)務(wù)板）面積，板內(nèi)布局如圖1所示，通過這樣的布局，才能實(shí)現(xiàn)高密度目標(biāo)。4個(gè)40G POS雙收模塊，面積很大，一個(gè)40G POS雙收模塊面積是114mm*89mm,出纖方向?yàn)檎叧隼w，且在布局上向上出纖，所以4個(gè)并排后寬度約為360mm。去除側(cè)邊風(fēng)扇槽位寬度后，留給PCB的寬度只能達(dá)到380mm，因此剛好能夠排下4個(gè)40G POS雙收模塊。

在設(shè)計(jì)使用時(shí)，8路40G信號接入40G POS雙收模塊中，40G POS雙收模塊采用標(biāo)準(zhǔn)的40G POS模塊尺寸的連接器接口，此連接器為300針連接器，將收發(fā)一體模塊改成雙收接收模塊，是將發(fā)送一路的信號定義為第二路接收，這樣，可以提高一倍的接收端口密度。

在設(shè)計(jì)使用時(shí)，使用4個(gè)40G POS雙收模塊呈一字型并排布局，以及一體散熱器方式進(jìn)行散熱，從而得以充分利用PCB板空間，實(shí)現(xiàn)達(dá)4個(gè)40G信道處理；較當(dāng)前只能處理一個(gè)信道的同類產(chǎn)品，密度提高達(dá)4倍。

實(shí)施例2：

本實(shí)施例是在上述實(shí)施例的基礎(chǔ)上進(jìn)一步優(yōu)化，進(jìn)一步的為更好的實(shí)現(xiàn)本發(fā)明，如圖1-3所示，特別采用下述設(shè)置結(jié)構(gòu)：在所述FPGA設(shè)置區(qū)內(nèi)呈并排狀設(shè)置有4片F(xiàn)PGA，優(yōu)選的4個(gè)FPGA在FPGA設(shè)置區(qū)內(nèi)呈一字并排狀設(shè)置，4個(gè)所述40G POS雙收模塊分別與4片F(xiàn)PGA通過高速走線一一連接，且滿足相近的FPGA與40G POS雙收模塊相連接，且40G POS雙收模塊的連接器一側(cè)近FPGA設(shè)置，以減小走線長度，40G POS雙收模塊的出纖方向?yàn)槊姘宓姆聪蚧蛘邽楸嘲宸较?，使用FPGA進(jìn)行POS協(xié)議與IP協(xié)議的轉(zhuǎn)換，而非ASIC方案，除實(shí)現(xiàn)靈活性之外，密度得到極大的提高，避免ASIC方案的缺陷。

實(shí)施例3：

本實(shí)施例是在上述任一實(shí)施例的基礎(chǔ)上進(jìn)一步優(yōu)化，進(jìn)一步的為更好的實(shí)現(xiàn)本發(fā)明，如圖1-3所示，特別采用下述設(shè)置結(jié)構(gòu)：所述4片F(xiàn)PGA通過高速走線順次連接形成環(huán)鏈路，即第一片F(xiàn)PGA與第二片F(xiàn)PGA利用高速走線相連接，第二片F(xiàn)PGA與第三片F(xiàn)PGA利用高速線連接，第三片F(xiàn)PGA與第四片F(xiàn)PGA利用高速走線連接，第四片F(xiàn)PGA與第一片F(xiàn)PGA利用高速走線連接，所述4片F(xiàn)PGA不僅僅是一個(gè)對應(yīng)一個(gè)信道的進(jìn)行功能實(shí)現(xiàn)，而且還將相鄰的FPGA通過高速信號連接起來，鏈接成環(huán)，數(shù)據(jù)可跨到更多的10G端口進(jìn)行輸出，進(jìn)一步增加了靈活性。

實(shí)施例4：

本實(shí)施例是在上述任一實(shí)施例的基礎(chǔ)上進(jìn)一步優(yōu)化，進(jìn)一步的為更好的實(shí)現(xiàn)本發(fā)明，如圖1-3所示，特別采用下述設(shè)置結(jié)構(gòu)：在控制及外圍電路設(shè)置區(qū)上沿40G POS雙收模塊的并排方向依次設(shè)置有CPU、EPLD及時(shí)鐘模塊。

實(shí)施例5：

本實(shí)施例是在上述任一實(shí)施例的基礎(chǔ)上進(jìn)一步優(yōu)化，進(jìn)一步的為更好的實(shí)現(xiàn)本發(fā)明，如圖1-3所示，特別采用下述設(shè)置結(jié)構(gòu)：在所述10G接口設(shè)置區(qū)內(nèi)設(shè)置有4組呈并排布置的10G接口模塊，4組10G接口模塊分別與4片F(xiàn)PGA一一連接，且滿足相近的FPGA與10G接口模塊相連接，應(yīng)用于骨干網(wǎng)絡(luò)，對高速40G POS數(shù)據(jù)信道進(jìn)行數(shù)據(jù)采集，將40G POS數(shù)據(jù)轉(zhuǎn)換為IP數(shù)據(jù)，并根據(jù)IP報(bào)文的五元組信息，根據(jù)哈希算法將數(shù)據(jù)進(jìn)行分流，將大流量的數(shù)據(jù)分成小流量數(shù)據(jù)輸出；也可根據(jù)業(yè)務(wù)類型進(jìn)行數(shù)據(jù)分類，不同業(yè)務(wù)從不同端口輸出；輸出端口為10G以太接口，一個(gè)40G POS接口對應(yīng)多個(gè)10G以太接口；以太接口送出的數(shù)據(jù)，傳送給服務(wù)器進(jìn)行數(shù)據(jù)分析。

實(shí)施例6：

本實(shí)施例是在上述任一實(shí)施例的基礎(chǔ)上進(jìn)一步優(yōu)化，進(jìn)一步的為更好的實(shí)現(xiàn)本發(fā)明，如圖1-3所示，特別采用下述設(shè)置結(jié)構(gòu)：在任一一組所述10G接口模塊內(nèi)設(shè)置有8個(gè)10G接口。

實(shí)施例7：

本實(shí)施例是在上述任一實(shí)施例的基礎(chǔ)上進(jìn)一步優(yōu)化，進(jìn)一步的為更好的實(shí)現(xiàn)本發(fā)明，如圖1-3所示，特別采用下述設(shè)置結(jié)構(gòu)：在所述電源設(shè)置區(qū)內(nèi)設(shè)置有電源。

實(shí)施例8：

本實(shí)施例是在上述任一實(shí)施例的基礎(chǔ)上進(jìn)一步優(yōu)化，進(jìn)一步的為更好的實(shí)現(xiàn)本發(fā)明，如圖1-3所示，特別采用下述設(shè)置結(jié)構(gòu)：在所述標(biāo)準(zhǔn)業(yè)務(wù)板的高度方向上10G接口設(shè)置區(qū)側(cè)設(shè)置有面板布局區(qū)，在面板布局區(qū)處沿同一方向依次設(shè)置有一個(gè)D-SUB電源連接器、8個(gè)入纖法蘭連接器3、一個(gè)雙口RJ45連接器4、4個(gè)4*2 SFP+光模塊連接器5，且4個(gè)4*2 SFP+光模塊連接器5空間位置與4組呈并排布置的10G接口模塊呈一一對應(yīng)。

4個(gè)40G POS雙收模塊向上出纖，然后引到面板法蘭（入纖法蘭連接器3）上去的。

因?yàn)?0G POS雙收模塊的連接器位置與出纖方向是相反的，使用這樣的布局，可以讓40G POS雙收模塊的高速信號線與FPGA的走線連接盡量短，高速信號的信號質(zhì)量能夠得到保障。

實(shí)施例9：

本實(shí)施例是在上述任一實(shí)施例的基礎(chǔ)上進(jìn)一步優(yōu)化，進(jìn)一步的為更好的實(shí)現(xiàn)本發(fā)明，如圖1-3所示，特別采用下述設(shè)置結(jié)構(gòu)：在面板布局區(qū)處，所述D-SUB電源連接器包括設(shè)置在上方的開關(guān)1和設(shè)置在下方的D-SUB接口2。

實(shí)施例10：

本實(shí)施例是在上述任一實(shí)施例的基礎(chǔ)上進(jìn)一步優(yōu)化，進(jìn)一步的為更好的實(shí)現(xiàn)本發(fā)明，如圖1-3所示，特別采用下述設(shè)置結(jié)構(gòu)：所述40G POS雙收模塊設(shè)置區(qū)、FPGA設(shè)置區(qū)及10G接口設(shè)置區(qū)3個(gè)區(qū)內(nèi)分別采用一體式散熱結(jié)構(gòu)或所述標(biāo)準(zhǔn)業(yè)務(wù)板整體采用一體式散熱結(jié)構(gòu)。

在設(shè)計(jì)使用時(shí)，在40G POS雙收模塊設(shè)置區(qū)處設(shè)置一個(gè)一體式散熱結(jié)構(gòu)為4個(gè)40G POS雙收模塊進(jìn)行散熱；在FPGA設(shè)置區(qū)處設(shè)置一個(gè)一體式散熱結(jié)構(gòu)為4片F(xiàn)PGA進(jìn)行散熱；在10G接口設(shè)置區(qū)處設(shè)置一個(gè)一體式散熱結(jié)構(gòu)為4組10G接口模塊進(jìn)行散熱；或?qū)⒄麄€(gè)標(biāo)準(zhǔn)業(yè)務(wù)板采用一個(gè)一體式散熱結(jié)構(gòu)進(jìn)行整體散熱。

如圖3所示，4個(gè)40G雙收POS模塊（40G POS雙收模塊）一一與4片F(xiàn)PGA 40GPOS協(xié)轉(zhuǎn)（FPGA）相連接，4片F(xiàn)PGA 40GPOS協(xié)轉(zhuǎn)（FPGA）一一與四組8*10Gbase-X（8個(gè) 10G接口）相連接，且4片F(xiàn)PGA 40GPOS協(xié)轉(zhuǎn)（FPGA）還順次連接構(gòu)成環(huán)鏈路。

以上所述，僅是本發(fā)明的較佳實(shí)施例，并非對本發(fā)明做任何形式上的限制，凡是依據(jù)本發(fā)明的技術(shù)實(shí)質(zhì)對以上實(shí)施例所作的任何簡單修改、等同變化，均落入本發(fā)明的保護(hù)范圍之內(nèi)。