本發(fā)明屬于電力工程的繼電保護(hù)自動化領(lǐng)域，具體涉及過程層點對點SV發(fā)送方法和系統(tǒng)。

背景技術(shù)：

過程層用來完成電力運(yùn)行實時的電氣量測量、運(yùn)行設(shè)備的狀態(tài)參數(shù)檢測、操作控制、執(zhí)行與驅(qū)動，包括模擬量、開關(guān)量采集與執(zhí)行。國家電網(wǎng)的最新規(guī)范里提出了對35kV及以下保護(hù)裝置增加多合一裝置類型，要求多合一裝置支持過程層SV輸出和GOOSE開入開出。SV報文是智能變電站中廣泛使用的一種以太網(wǎng)報文。傳統(tǒng)的以太網(wǎng)存在著網(wǎng)絡(luò)延時、網(wǎng)絡(luò)阻塞等各種不穩(wěn)定因素，為了提高智能變電站線路保護(hù)系統(tǒng)的可靠性，保護(hù)裝置之間采用點對點連接。

當(dāng)前多合一裝置多采用專用的MAC層以太網(wǎng)芯片，實現(xiàn)以太網(wǎng)點對點報文收發(fā)功能。裝置硬件架構(gòu)一般采用微處理器作為邏輯處理單元控制來太網(wǎng)口的數(shù)據(jù)收發(fā)以及內(nèi)部邏輯的處理。微處理器對數(shù)據(jù)處理的速度是滿足要求的，但受其自身指令執(zhí)行周期不確定性的影響，時序控制的離散性較差，周期內(nèi)SV發(fā)送具有較大的離散性，同組SV多路發(fā)送的一致性也較差，不能滿足相關(guān)規(guī)范要求；增加多個點對點網(wǎng)口，也使得核心主板的硬件架構(gòu)變得臃腫不堪，不利于硬件開發(fā)。

所以，在實現(xiàn)點對點報文SV報文發(fā)送的同時，如何提高SV報文收發(fā)的一致性和均勻性變得尤為迫切和重要，對新一代智能變電站的建設(shè)有著重要的意義。

技術(shù)實現(xiàn)要素：

本發(fā)明提出過程層點對點SV發(fā)送方法和系統(tǒng)，用以解決目前過程層點對點SV報文發(fā)送的均勻性和一致性不高的問題。

為解決上述技術(shù)問題，本發(fā)明提出一種過程層點對點SV發(fā)送方法，步驟如下：

1)對于采集到的模擬量數(shù)據(jù)，加入預(yù)發(fā)送時間戳；

2)待系統(tǒng)時間與所述預(yù)發(fā)送時間戳中的預(yù)發(fā)送時間吻合，控制發(fā)送SV報文。

本發(fā)明還提出一種過程層點對點SV發(fā)送方法，步驟如下：

1)對于采集到的模擬量數(shù)據(jù)，封裝成SV報文；SV報文中包括對應(yīng)的預(yù)發(fā)送時間戳；

2)讀取SV報文，讀取SV報文內(nèi)容和對應(yīng)的預(yù)發(fā)送時間；

3)待系統(tǒng)時間和預(yù)發(fā)送時間吻合，控制發(fā)送SV報文。

本發(fā)明還提出一種過程層點對點SV發(fā)送系統(tǒng)，系統(tǒng)包括CPU、FPGA和PHY以太網(wǎng)控制器，CPU通過數(shù)據(jù)總線和FPGA相連接，CPU與FPGA同步；CPU將采集到的模擬量數(shù)據(jù)封裝成SV報文，SV報文中包括對應(yīng)的預(yù)發(fā)送時間戳；FPGA讀取SV報文，讀取SV報文內(nèi)容和對應(yīng)的預(yù)發(fā)送時間，待系統(tǒng)時間與預(yù)發(fā)送時間吻合，控制向PHY發(fā)送SV報文。

進(jìn)一步地，上述FPGA設(shè)計實現(xiàn)多個MAC模塊通過對應(yīng)接口與PHY以太網(wǎng)收發(fā)器相連。

進(jìn)一步地，上述FPGA設(shè)計實現(xiàn)DMA控制器和MAC控制器，DMA控制器與MAC控制器相連接，MAC控制器控制所述MAC模塊。

進(jìn)一步地，上述數(shù)據(jù)總線為PCIE。

進(jìn)一步地，上述CPU為MPC8377。

進(jìn)一步地，上述FPGA為XC6SLX45T。

進(jìn)一步地，上述PHY以太網(wǎng)控制器為88E3082。

進(jìn)一步地，上述接口為RMII。

本發(fā)明的有益效果是：

本發(fā)明提出的過程層點對點SV發(fā)送方法，對SV報文添加時間戳，精確SV發(fā)送時刻，提高SV發(fā)送的均勻性。

本發(fā)明提出的過程層點對點SV發(fā)送系統(tǒng)，采用CPU+FPGA+PHY以太網(wǎng)控制器的方式實現(xiàn)SV報文的發(fā)送，使用FPGA設(shè)計實現(xiàn)多個MAC模塊用于多路以太網(wǎng)SV通信，基于FPGA并行處理特性，可以控制多路以太網(wǎng)同時實現(xiàn)SV發(fā)送，提高了SV報文發(fā)送的一致性。

附圖說明

圖1是本發(fā)明的硬件結(jié)構(gòu)圖；

圖2是本發(fā)明SV發(fā)送緩存隊列；

圖3是本發(fā)明SV報文發(fā)送時序。

具體實施方式

下面結(jié)合附圖，對本發(fā)明技術(shù)方案進(jìn)行詳細(xì)、清楚的描述。

本發(fā)明提供一種過程層點對點SV發(fā)送系統(tǒng)實施例。

如圖1所示，本發(fā)明的硬件系統(tǒng)結(jié)構(gòu)包括CPU、FPGA和PHY以太網(wǎng)控制器，CPU和FPGA通過數(shù)據(jù)總線進(jìn)行數(shù)據(jù)交互；FPGA設(shè)計實現(xiàn)多個MAC模塊通過對應(yīng)接口與PHY以太網(wǎng)收發(fā)器相連。

其中，CPU處理器采用Freescale的MPC8377，F(xiàn)PGA采用Xilinx的Spantan-6系列的XC6SLX45T。使用VHDL語言在FPGA設(shè)計實現(xiàn)DMA控制器，SV數(shù)據(jù)通過PCIE在CPU和FPGA設(shè)計實現(xiàn)的DMA控制器之間傳輸。PCIE是高速高性能串行總線，提高了SV數(shù)據(jù)板內(nèi)傳輸?shù)男屎涂煽啃?；而且FPGA內(nèi)部集成PCIE IP硬核，程序易于實現(xiàn)，縮短了方案開發(fā)周期。

PHY以太網(wǎng)控制器采用Marvell的88E3082，其內(nèi)部集成了8路PHY層10/100M以太網(wǎng)收發(fā)器。使用FPGA實現(xiàn)以太網(wǎng)MAC層功能，例化生成8個MAC模塊，通過RMII接口和相應(yīng)PHY層以太網(wǎng)收發(fā)器相連。

首先，實現(xiàn)CPU和FPGA的時鐘同步，是保證SV發(fā)送精度和系統(tǒng)可靠性的前提。通過FPGA和CPU采用同一個時間基準(zhǔn)源來實現(xiàn)CPU和FPGA的時間同步。使用25MHz恒溫晶振，為系統(tǒng)提供了穩(wěn)定可靠的時鐘源，時鐘通過FPGA內(nèi)部DCM倍頻到100MHz。在FPGA內(nèi)部構(gòu)建一個32位定時器，計時器的最小分辨率可以達(dá)到10ns，CPU和FPGA都讀取該定時器計數(shù)值作為自身的參考時間，實現(xiàn)CPU和FPGA時間同步。

其次，利用CPU強(qiáng)大的運(yùn)算能力來打包SV報文，將采集到的模擬量數(shù)據(jù)按照IEC61850規(guī)約封裝成SV報文幀格式。SV僅傳輸模擬量的采樣數(shù)據(jù)，其報文格式是固定的，報文長度僅和配置的模擬量采樣通道個數(shù)相對應(yīng)。CPU不僅要完成上述組幀工作，還要對通過上述構(gòu)建的高精度定時器對SV報文添加預(yù)發(fā)送時間戳，生成相應(yīng)的描述符提供給FPGA，F(xiàn)PGA通過此描述符來控制對SV報文的發(fā)送。

然后，CPU構(gòu)建一段內(nèi)存空間用于緩存多幀SV數(shù)據(jù)和其描述符，只要該緩沖區(qū)未滿CPU可以一直填充SV數(shù)據(jù)，提高CPU的執(zhí)行效率，以及數(shù)據(jù)傳輸?shù)陌踩院涂煽啃浴?/p>

如圖2所示為SV發(fā)送緩存隊列。定義兩個指針變量Head_ptr和Tail_ptr管理該SV緩存區(qū)，Head_ptr和Tail_ptr是兩個環(huán)形指針，CPU每存儲一幀SV報文首指針Head_ptr加1，F(xiàn)PGA每讀走一幀SV報文尾Tail_ptr加1，Head_ptr和Tail_ptr之間的SV報文為有效報文。正常情況下，Head_ptr在Tail_ptr前面，Head_ptr不能從后面追上Tail_ptr，否則會造成緩存的SV報文被覆蓋，數(shù)據(jù)丟失。

接著，DMA控制器通過PCIE總線直接訪問內(nèi)存讀取數(shù)據(jù)，減少了CPU參與環(huán)節(jié)，提高了SV數(shù)據(jù)的傳輸效率?？臻e態(tài)時，當(dāng)DMA控制器檢測尾指針Tail_ptr和首指針Head_ptr之間有SV數(shù)據(jù)待發(fā)送，先讀取描述符報文，獲取SV發(fā)送的時間戳；然后讀取SV數(shù)據(jù)報文，把描述符和SV報文存放到FPGA內(nèi)部的Block Ram里，同時更新尾指針Tail_ptr加一，并向MAC控制模塊產(chǎn)生SV發(fā)送請求命令。

最后，當(dāng)系統(tǒng)時間和獲取的SV預(yù)發(fā)送時間戳吻合時，利用FPGA的并行處理能力，MAC控制器管理的8個MAC模塊同時將SV報文發(fā)送出去，保證了8路SV數(shù)據(jù)發(fā)送的一致性。

對于以上實施例，F(xiàn)PGA生成多個MAC模塊，用于多路以太網(wǎng)SV通信，實現(xiàn)多路以太網(wǎng)同時發(fā)送SV，提高SV報文發(fā)送一致性；作為其他實施方式，如果不考慮一致性問題，也可以僅生成一個MAC模塊。

在以上實施例中，CPU實現(xiàn)封裝SV報文并添加時間戳，緩存在一段內(nèi)存空間中由FPGA讀取，F(xiàn)PGA將SV報文發(fā)送給PHY。作為其他實施方式，如果不采用FPGA，也可由CPU實現(xiàn)SV報文的封裝并發(fā)送。

以上所述僅為本發(fā)明的優(yōu)選實施例，并非限制本發(fā)明的專利范圍，凡是利用本發(fā)明書及附圖內(nèi)容所作的等效結(jié)構(gòu)或流程變換，或直接或間接運(yùn)用在其他相關(guān)的技術(shù)領(lǐng)域，均同理包括在本發(fā)明的專利保護(hù)范圍內(nèi)。