本發(fā)明屬于無線通信技術(shù)領(lǐng)域，涉及船舶自動識別系統(tǒng)（AIS）領(lǐng)域，具體涉及一種基于射頻直接采樣的全數(shù)字AIS接收機(jī)系統(tǒng)。

背景技術(shù)：

AIS技術(shù)發(fā)展至今已有20年時間，在此期間，AIS技術(shù)為海上航運安全和相關(guān)部門監(jiān)管提供了強(qiáng)有力的幫助。AIS系統(tǒng)由岸上設(shè)備和船載設(shè)備共同組成，該系統(tǒng)在VHF頻段發(fā)送數(shù)據(jù)，采用高斯最小頻移鍵控/調(diào)頻（GMSK/FM）調(diào)制方式，向外發(fā)送包括船舶位置、航速、航向、船只識別碼等信息。其中，接收機(jī)是AIS 系統(tǒng)中的重要組成部分，接收機(jī)的性能直接影響了能夠接收到船舶信息的最遠(yuǎn)距離以及 AIS 系統(tǒng)覆蓋范圍內(nèi)能接收到信息的船舶數(shù)目，從而影響了整個 AIS 系統(tǒng)的性能。

目前的AIS接收機(jī)一般采用超外差式結(jié)構(gòu)，即利用模擬混頻器對接收到的信號進(jìn)行多次混頻來完成下變頻處理，再利用專用基帶解調(diào)芯片對AIS基帶信號解調(diào)、解碼。然而模擬混頻器存在非線性失真、鏡像頻率干擾等缺點，且超外差式接收機(jī)結(jié)構(gòu)復(fù)雜，電路體積大，系統(tǒng)靈活性較差。

技術(shù)實現(xiàn)要素：

本發(fā)明的目的就在于克服現(xiàn)有技術(shù)存在的上述缺點和不足，研制一種基于射頻直接采樣的全數(shù)字AIS接收機(jī)系統(tǒng)，從而簡化電路結(jié)構(gòu)，增強(qiáng)系統(tǒng)靈活性，提高系統(tǒng)性能。

本發(fā)明的技術(shù)方案如下：

一種基于射頻直接采樣的全數(shù)字AIS接收機(jī)系統(tǒng)，包括接收天線、模擬前端、模/數(shù)轉(zhuǎn)換器、現(xiàn)場可編程門陣列芯片F(xiàn)PGA、USB傳輸控制器、主機(jī)、溫補(bǔ)晶振、鎖相環(huán)PLL時鐘合成器、GPS接收器；

所述單極子接收天線、模擬前端、模/數(shù)轉(zhuǎn)換器、現(xiàn)場可編程門陣列芯片F(xiàn)PGA、USB傳輸控制器、主機(jī)依次連接；所述GPS接收器與主機(jī)連接；所述溫補(bǔ)晶振與鎖相環(huán)PLL時鐘合成器連接；所述鎖相環(huán)PLL時鐘合成器分別與模/數(shù)轉(zhuǎn)換器、現(xiàn)場可編程門陣列芯片F(xiàn)PGA連接。

其中，所述模擬前端包括依次相連的射頻低噪聲放大器、壓控增益放大器和射頻帶通濾波器；通過放大、濾波處理將天線接收到的微弱信號調(diào)理至適合模/數(shù)轉(zhuǎn)換器采樣的范圍；射頻低噪放大器對接收天線接收到的小信號進(jìn)行放大；壓控增益放大器用于調(diào)理信號大小，使之不超過模/數(shù)轉(zhuǎn)換器的輸入范圍；射頻帶通濾波器用于濾除帶外的噪聲信號，同時避免射頻直接采樣后發(fā)生頻譜混疊。

其中，所述模/數(shù)轉(zhuǎn)換器采用射頻直接采樣方式，最高采樣頻率需高于射頻信號帶寬的兩倍以上，以滿足射頻直接采樣的要求；模/數(shù)轉(zhuǎn)化器的模擬信號輸入帶寬必須高于信號最高頻率，否則模擬信號將被模/數(shù)轉(zhuǎn)換器的前置調(diào)理電路濾除，無法進(jìn)行模/數(shù)轉(zhuǎn)換。其中，所述射頻直接采樣，實際是信號頻譜以采樣頻率為間隔做等間隔搬移，因此要求采樣頻率至少高于信號帶寬的兩倍，否則采樣后頻譜會發(fā)生混疊，無法將原始信號分離；射頻直接采樣方式在硬件結(jié)構(gòu)上省去了模擬混頻器、頻率合成器、濾波器等多個模擬器件，優(yōu)化了電路結(jié)構(gòu)，減小了電路體積。

其中，所述現(xiàn)場可編程門陣列芯片F(xiàn)PGA是整個系統(tǒng)的信號處理核心；包括依次連接的NIOS II控制器、本征信號發(fā)生器、數(shù)字下變頻模塊、解調(diào)模塊、解碼模塊、數(shù)據(jù)打包模塊。在數(shù)字域完成信號混頻，避免了模擬混頻器產(chǎn)生非線性失真的影響；在數(shù)字域完成大部分信號處理工作，避免了復(fù)雜的模擬電路帶來電路噪聲的影響，能夠獲得比現(xiàn)有超外差接收機(jī)更優(yōu)良的性能指標(biāo)。

其中，所述采用USB傳輸控制器，使硬件系統(tǒng)和主機(jī)之間的數(shù)據(jù)傳輸能夠通過通用USB接口直接完成，傳輸速度可達(dá)48Mbps，數(shù)據(jù)傳輸穩(wěn)定，接口方便簡單。

本發(fā)明的工作原理是：

單極子接收天線接收到的微弱信號經(jīng)過模擬前端放大、濾波后，模/數(shù)轉(zhuǎn)換器對其進(jìn)行射頻直接采樣，利用FPGA芯片在數(shù)字域內(nèi)完成數(shù)字混頻、濾波、信號解調(diào)、消息解碼、數(shù)據(jù)打包發(fā)送等工作，得到的碼流通過USB傳輸控制器上傳至主機(jī)，做進(jìn)一步的譯碼工作從而提取AIS信號中的信息，同時GPS接收器接收GPS信號后，將信息上傳至主機(jī)。

與現(xiàn)有技術(shù)相比，本發(fā)明具有以下優(yōu)點和積極效果：

1. 采用射頻直接采樣方式，硬件結(jié)構(gòu)中省去了模擬混頻器、頻率合成器、基帶濾波器等模擬器件，大大簡化了電路結(jié)構(gòu)和體積，同時也降低了模擬器件噪聲帶來的影響，得到更好的性能指標(biāo)。

2.在數(shù)字域中完成信號混頻，避免了模擬混頻器非線性失真的問題，相比模擬混頻能夠獲得更高的信號質(zhì)量；在數(shù)字域中完成信號處理工作，不僅在硬件結(jié)構(gòu)上省去了基帶信號解調(diào)電路，同時也提高了系統(tǒng)靈活性，降低了系統(tǒng)修改成本，有利于后續(xù)系統(tǒng)性能進(jìn)一步提高和功能拓展的工作；另外，由于數(shù)字電路的噪聲容忍能力更高，因此全數(shù)字式的硬件結(jié)構(gòu)也提高了接收機(jī)系統(tǒng)的抗干擾能力。

附圖說明

圖1為本發(fā)明實施例的系統(tǒng)連接框圖。

圖2為本發(fā)明實施例中模擬前端的結(jié)構(gòu)框圖。

圖3為本發(fā)明實施例中射頻直接采樣的工作原理圖；圖3（a）為原始信號頻譜圖，圖3（b）為采樣后信號頻譜圖。

圖4為本發(fā)明實施例中時鐘管理的實施框圖。

圖5為本發(fā)明實施例中電源管理的實施框圖。

圖6為本發(fā)明實施例中數(shù)字域的信號處理框圖。

其中，1-接收天線，2-模擬前端，3-模/數(shù)轉(zhuǎn)換器，4-采樣數(shù)字信號，5-FPGA芯片，6-USB傳輸控制器，7-主機(jī)，8-GPS接收器，9-10MHz溫補(bǔ)晶振，10-PLL時鐘合成器。

具體實施方式

下面結(jié)合附圖和實施例詳細(xì)說明：

圖1所示為本發(fā)明的系統(tǒng)連接框圖，包括單極子接收天線、模擬前端、模/數(shù)轉(zhuǎn)換器、現(xiàn)場可編程門陣列芯片F(xiàn)PGA、USB傳輸控制器、主機(jī)、溫補(bǔ)晶振、鎖相環(huán)PLL時鐘合成器、GPS接收器；單極子接收天線、模擬前端、模/數(shù)轉(zhuǎn)換器、現(xiàn)場可編程門陣列芯片F(xiàn)PGA、USB傳輸控制器、主機(jī)依次連接； GPS接收器與主機(jī)連接；溫補(bǔ)晶振與鎖相環(huán)PLL時鐘合成器連接；鎖相環(huán)PLL時鐘合成器分別與模/數(shù)轉(zhuǎn)換器、現(xiàn)場可編程門陣列芯片F(xiàn)PGA連接；模擬前端包括依次連接的射頻放大器、壓控增益放大器和射頻帶通濾波器。

單極子接收天線接收到的微弱信號進(jìn)入模擬前端；模擬前端對微弱信號進(jìn)行放大、濾波調(diào)理，使信號大小適合模/數(shù)轉(zhuǎn)換器采樣，同時也降低系統(tǒng)的噪聲系數(shù)，保證信號質(zhì)量；模擬前端輸出的射頻信號由模/數(shù)轉(zhuǎn)換器進(jìn)行射頻直接采樣；采樣后的數(shù)字信號傳輸至FPGA芯片內(nèi)部，F(xiàn)PGA芯片內(nèi)部基于DDS原理構(gòu)建一個本征信號發(fā)生器，利用FPGA芯片內(nèi)集成的NIOS II控制器控制本征信號的產(chǎn)生，本征信號與數(shù)字信號進(jìn)行數(shù)字混頻，以此完成數(shù)字下變頻，下變頻后的基帶信號進(jìn)行信號解調(diào)、信號解碼、數(shù)據(jù)重新打包等工作；打包好的碼流通過USB傳輸控制器上傳至主機(jī)；同時GPS接收器將GPS信息通過串口上傳至主機(jī)；

接收機(jī)系統(tǒng)上電后，F(xiàn)PGA芯片先對PLL時鐘合成器進(jìn)行配置，10MHz溫補(bǔ)晶振的時鐘信號經(jīng)過PLL時鐘合成器后，輸出兩路低噪低抖動的時鐘信號分別給FPGA芯片和模/數(shù)轉(zhuǎn)化器，系統(tǒng)開始正常工作。

圖2所示為本發(fā)明中模擬前端的結(jié)構(gòu)框圖，模擬前端包括依次連接的射頻低噪放大器、壓控增益放大器和射頻帶通濾波器；射頻低噪放大器對單極子天線接收到的微弱信號進(jìn)行第一級放大，同時射頻低噪放大器極低的噪聲系數(shù)可以保證信號不被淹沒在噪聲內(nèi)；壓控增益放大器對信號進(jìn)行自動增益控制，將信號調(diào)理到適合模/數(shù)轉(zhuǎn)換器采樣的電壓范圍；射頻帶通濾波器以信號中心頻率為中心頻率，濾波器帶寬大于信號帶寬，以保證需要的信號能夠進(jìn)入后續(xù)處理，而濾除無用信號和電磁噪聲。

圖3所示為射頻直接采樣的原理圖，其中（a）為原始信號頻譜圖，（b）為采樣后信號頻譜圖。假設(shè)原始信號的最低頻率為4B，最高頻率為5B，則信號帶寬。由射頻直接采樣（帶通采樣）定理可知，采樣頻率即可完成射頻直接采樣且采樣后頻譜不發(fā)生混疊。圖3（b）所示即為采樣頻率時采樣后信號的頻譜圖，由圖中可看出射頻直接采樣的原理實則為頻域上頻譜的等間隔搬移，搬移間隔即為采樣頻率。射頻直接采樣后的信號，通過設(shè)計一個特定的帶通濾波器濾出頻域上某一段頻率分量，即可完成原始信號的恢復(fù)，同時也可達(dá)到一定的數(shù)字下混頻的作用。

圖4所示為全數(shù)字AIS接收機(jī)系統(tǒng)中時鐘管理的實施框圖。整個系統(tǒng)的時鐘信號來源于10MHz的溫補(bǔ)晶振；系統(tǒng)開始工作時，F(xiàn)PGA芯片需要對PLL時鐘合成器進(jìn)行配置，此時由50MHz的普通晶振為FPGA芯片提供工作時鐘；PLL時鐘合成器配置完成后，溫補(bǔ)晶振提供的低抖動、低相噪時鐘源輸入PLL時鐘合成器，輸出兩路LVDS格式時鐘，一路用于模/數(shù)轉(zhuǎn)換器，另一路用于FPGA芯片；系統(tǒng)工作后，F(xiàn)PGA芯片為USB傳輸控制器提供10MHz的工作時鐘。

圖5所示為本發(fā)明實施例中電源管理的實施框圖。整個系統(tǒng)由12V直流電源供電，12V直流電平分部經(jīng)過三個開關(guān)電源PTH08T230WAD，開關(guān)電源具有電源效率高、輸出電流大但電源噪聲大的特點，因此只適合數(shù)字芯片的供電，三個開關(guān)電源分別降壓為1.2V，3.3V和5V；其中1.2V為FPGA芯片的核心工作電源，因此需要較大的工作電流進(jìn)行支撐；開關(guān)電源輸出的3.3V分別輸入兩路線性電源AMS1117，兩路線性電源分別降壓為1.8V和2.5V，所得的1.8V、2.5V以及開關(guān)電源輸出的3.3V均為FPGA芯片的IO口提供電源；開關(guān)電源輸出的5V分別經(jīng)過四路線性電源TPS7A8001，其中兩路輸出3.3V分別給PLL時鐘合成器以及晶振提供電源，另外兩路輸出1.8V，為模/數(shù)轉(zhuǎn)換器的數(shù)字電源和模擬電源，由于模擬電路和時鐘信號對電源噪聲更為敏感，因此此處選用效率較低但電源噪聲小的線性電源。

圖6所示為本發(fā)明實施例中數(shù)字域的信號處理框圖。射頻直接采樣將模擬信號轉(zhuǎn)換為數(shù)字信號，所得數(shù)字信號進(jìn)入FIR低通濾波器進(jìn)行預(yù)濾波；預(yù)濾波后的信號與本征信號發(fā)生器產(chǎn)生的本征信號進(jìn)行數(shù)字混頻，混頻后的信號進(jìn)入CIC抽取濾波器，從而降低數(shù)據(jù)率以便后續(xù)數(shù)字處理；抽取后的信號送入FIR濾波器濾除基帶信號以外的雜波，防止噪聲影響后續(xù)解調(diào)處理；濾波得到的基帶信號進(jìn)行基帶信號解調(diào)；解調(diào)得到的碼流進(jìn)行NRZI譯碼、同步位檢測、比特去零和CRC校驗，CRC校驗通過后才能保證碼流的正確性；校驗無誤的碼流存儲至FPGA芯片內(nèi)部的FIFO，F(xiàn)IFO內(nèi)數(shù)據(jù)存滿后，將數(shù)據(jù)包通過USB傳輸控制器上傳至主機(jī)。

本文中所描述的具體實施例僅僅是對本發(fā)明精神作舉例說明。本發(fā)明所屬技術(shù)領(lǐng)域的技術(shù)人員可以對所描述的具體實施例做各種各樣的修改或補(bǔ)充或采用類似的方式替代，但并不會偏離本發(fā)明的精神或者超越所附權(quán)利要求書所定義的范圍。