本發(fā)明涉及無線信息傳輸技術(shù)領(lǐng)域,具體涉及一種手持式無線信道模擬裝置。
背景技術(shù):
信道模擬器可以在實(shí)驗(yàn)室中模擬實(shí)際通信場景時(shí)無線信道的特征,廣泛應(yīng)用于通信設(shè)備的研發(fā)與測試。隨著科學(xué)技術(shù)的高速發(fā)展,人們對無線通信的可靠性和實(shí)時(shí)性要求越來越高。由于無線通信設(shè)備之間的相對運(yùn)動(dòng)產(chǎn)生多普勒頻移,同時(shí)無線信號傳輸過程中受周圍傳播環(huán)境的反射、散射等影響產(chǎn)生多徑效應(yīng),從而造成信號包絡(luò)隨機(jī)起伏,即產(chǎn)生多徑衰落,一般服從瑞利、萊斯分布;此外,由于周圍障礙物的遮擋使得接收信號平均功率隨機(jī)起伏變化,即產(chǎn)生陰影衰落,一般服從對數(shù)正態(tài)分布。信道模擬器可以用于評估通信設(shè)備的有效性、可靠性等,為通信設(shè)備的優(yōu)化設(shè)計(jì)提供可靠地科學(xué)依據(jù),同時(shí),還可以降低研發(fā)成本,縮短研發(fā)周期。
在現(xiàn)有儀器設(shè)備中,伊萊比特公司的Propsim C8,它可以支持幾何模型(SCM)、SCM擴(kuò)展模型(SCME)等3GPP推薦的信道模型,可滿足大部分場景下移動(dòng)通信信道的模擬測試需求;AEROFLEX公司的寬帶通道模擬器CS8007,可仿真多普勒頻率和多普勒加速度,能夠模擬通帶幅度、相位畸變及各種衰落;思博倫公司的SR5500可針對具有多樣性波束形成和MIMO的先進(jìn)接收機(jī),準(zhǔn)確的仿真復(fù)雜的寬帶無線信道特征,能夠?qū)崿F(xiàn)復(fù)雜的MIMO信道測試。目前大多數(shù)設(shè)備都是采用數(shù)量龐大的模塊及電子元器件對基帶信號調(diào)制收發(fā),如附圖1所示,采用各種放大器、衰減器、濾波器、混頻器、振蕩器、數(shù)模轉(zhuǎn)換器、模數(shù)轉(zhuǎn)換器、可編程處理器對信號進(jìn)行一系列處理。對射頻信號、中頻信號、基帶信號進(jìn)行處理的所需的分立元器件數(shù)量種類極其繁多,對不同頻段的信號需要切換相關(guān)的信號通路進(jìn)行處理,這對設(shè)備的開發(fā)及維護(hù)人員帶來了極大的挑戰(zhàn);雖然功能豐富信道模型種類多,但是體積規(guī)模龐大、功耗巨大,這對使用人員帶來了諸多不便。
現(xiàn)有的信道模擬裝置的原理框圖如附圖1所示,此處為收發(fā)雙通道的信道模擬裝置。其中,101-104為放大器及衰減器,實(shí)際應(yīng)用中可能有多種放大衰減器,用于滿足不同的信號功率要求;201-204為濾波器,用于對發(fā)射及接收信號進(jìn)行濾波;301-304為混頻器,完成信號的頻譜搬移,對于發(fā)射信號而言,實(shí)現(xiàn)信號的上混頻,對接收信號而言,實(shí)現(xiàn)信號的下混頻;401、402為本地振蕩器,為混頻器提供參考載波信號;501-504為數(shù)模及模數(shù)轉(zhuǎn)換器,完成信號的模擬數(shù)字轉(zhuǎn)換;20為信號處理單元,是進(jìn)行信道模擬的處理單元,信道模擬有各種算法來實(shí)現(xiàn)?,F(xiàn)有的信道模擬裝置大多電路結(jié)構(gòu)復(fù)雜,功耗大,體積大,開發(fā)維護(hù)成本高,而且現(xiàn)有裝置大多操作復(fù)雜。
技術(shù)實(shí)現(xiàn)要素:
針對現(xiàn)有技術(shù)的缺點(diǎn),本發(fā)明提供了一種手持式無線信道模擬裝置,基于ARM嵌入式技術(shù)、FPGA與DSP信號處理技術(shù)、軟件無線電技術(shù),支持雙通道模式,實(shí)現(xiàn)信道模擬裝置的簡易模塊化,射頻收發(fā)軟件可配置,信道模擬裝置體積小且操作靈活快捷。
本發(fā)明的射頻收發(fā)模塊采用軟件無線電技術(shù),采用雙通道收發(fā)一體的正交調(diào)制與解調(diào)的高集成技術(shù),實(shí)現(xiàn)雙通道射頻收發(fā),對射頻信號直接頻譜搬移到基帶信號,然后在基帶信號進(jìn)行信道模擬;信號處理模塊采用高性能的FPGA+DSP的超高速信號處理技術(shù),實(shí)現(xiàn)信道衰落模擬,衰落類型豐富,衰落頻譜形狀多樣,可以實(shí)現(xiàn)多種信道模型,滿足多種信道衰落類型及多普勒頻譜要求;上位機(jī)控制模塊采用ARM嵌入式的低功耗、小型化技術(shù),具有操作簡單,成本低、功耗低、體積小等優(yōu)點(diǎn)。
本發(fā)明的手持式無線信道模擬裝置,包括通過數(shù)據(jù)總線互聯(lián)的上位機(jī)控制模塊、信號處理模塊和射頻收發(fā)模塊,所述信號處理模塊包括DSP單元和第一FPGA單元,所述射頻收發(fā)模塊包括第二FPGA單元和控制收發(fā)器單元。
所述上位機(jī)控制模塊采用ARM架構(gòu)的嵌入式系統(tǒng),用于為用戶提供信道模型和配置參數(shù)選擇,根據(jù)所述信道模型和配置參數(shù)計(jì)算信道參數(shù),并將該信道參數(shù)傳輸?shù)叫盘柼幚砟K中的DSP單元。
所述DSP單元用于接收所述上位機(jī)控制模塊傳輸?shù)男诺绤?shù),將所述信道參數(shù)定點(diǎn)化,并將該定點(diǎn)化的信道參數(shù)傳輸?shù)降谝籉PGA單元。
當(dāng)進(jìn)行信號接收時(shí),所述控制收發(fā)器單元從接收端口接收模擬射頻信號,將所述模擬射頻信號進(jìn)行放大、濾波、模擬解調(diào)和模數(shù)轉(zhuǎn)換后變換為數(shù)字基帶信號,并傳送到所述第二FPGA單元;所述第二FPGA單元對所述數(shù)字基帶信號進(jìn)行數(shù)字解調(diào)和解碼后,將該數(shù)字基帶信號輸入到所述第一FPGA單元;所述第一FPGA單元根據(jù)所述信道參數(shù)對所述數(shù)字基帶信號進(jìn)行數(shù)字處理,得到經(jīng)過信道衰落并疊加噪聲后的數(shù)字信號。
當(dāng)進(jìn)行信號發(fā)射時(shí),第一FPGA單元根據(jù)所述信道參數(shù)對數(shù)字基帶信號進(jìn)行數(shù)字處理,得到經(jīng)過信道衰落并疊加噪聲后的數(shù)字信號,并將該數(shù)字信號輸出到所述第二FPGA單元;所述第二FPGA單元對該數(shù)字信號進(jìn)行數(shù)字調(diào)制與編碼,并將該數(shù)字信號傳遞到所述控制收發(fā)器單元;所述控制收發(fā)器單元對該數(shù)字信號進(jìn)行數(shù)模轉(zhuǎn)換、濾波和放大后,從發(fā)射端口輸出模擬射頻信號。
作為優(yōu)選,所述上位機(jī)控制模塊與信號處理模塊、射頻收發(fā)模塊之間采用PCIE數(shù)據(jù)總線互聯(lián),所述信號處理模塊與射頻收發(fā)模塊之間采用RapidIO數(shù)據(jù)總線互聯(lián)。
作為優(yōu)選,所述上位機(jī)控制模塊中可配置的信道參數(shù)包括路徑數(shù)目,各徑時(shí)延、損耗,移動(dòng)速度,多普勒頻率,信噪比,頻譜狀態(tài)和衰落類型。
作為優(yōu)選,所述上位機(jī)控制模塊配置信道參數(shù)的具體步驟為:
S1:根據(jù)用戶選擇信道模型確定衰落路徑數(shù)目;
S2:設(shè)置各徑時(shí)延、損耗、移動(dòng)速度等參數(shù);
S3:根據(jù)用戶選擇各徑衰落類型確定加權(quán)因子;
S4:根據(jù)用戶設(shè)置移動(dòng)速度及公式(1)計(jì)算多普勒頻率,
其中,fc,ν,c分別表示通信頻率、移動(dòng)速度和光速;
S5:根據(jù)用戶選擇各徑頻譜形狀,計(jì)算各散射支路入射角;
S6:通過數(shù)據(jù)總線傳遞信道參數(shù)給信號處理模塊中的DSP單元。
作為優(yōu)選,所述上位機(jī)控制模塊的CPU型號為Apalis iMX6Q。
作為優(yōu)選,所述信號處理模塊中的DSP單元的芯片型號為TMS320C6455。
作為優(yōu)選,所述第一FPGA單元和第二FPGA單元的芯片型號均為XC7K325T。
作為優(yōu)選,所述射頻收發(fā)模塊的控制收發(fā)器單元的芯片型號為AD9371。
作為優(yōu)選,所述射頻收發(fā)模塊的接收與發(fā)射頻段均為300MHz~6000MHz,發(fā)射帶寬250MHz,接收帶寬100MHz。
本發(fā)明還公開了一種無線信道模擬方法,采用上述手持式無線信道模擬裝置,進(jìn)行如下步驟:
S1:DSP單元接收上位機(jī)控制模塊傳輸過來的信道參數(shù);
S2:DSP單元將接收過來的信道參數(shù)定點(diǎn)化;
S3:第一FPGA單元接收DSP單元產(chǎn)生的定點(diǎn)化的信道參數(shù)與射頻收發(fā)模塊采集到的數(shù)字基帶信號;
S4:第一FPGA單元接收的數(shù)字基帶信號經(jīng)過信道時(shí)延模塊產(chǎn)生路徑時(shí)延;
S5:第一FPGA單元根據(jù)用戶設(shè)置參數(shù)產(chǎn)生各徑損耗;
S6:第一FPGA單元根據(jù)用戶所選的衰落模型以及接收到的信道參數(shù),產(chǎn)生信道衰落;
S7:第一FPGA單元根據(jù)接收到的信噪比參數(shù)以及經(jīng)過信道衰落后的信號功率,產(chǎn)生滿足信噪比要求的高斯白噪聲;
S8:第一FPGA單元根據(jù)公式(2)得到經(jīng)過信道衰落并疊加噪聲后的信號;
其中,表示經(jīng)過信道衰落并疊加噪聲的數(shù)字基帶信號,表示輸入的數(shù)字基帶信號,L表示路徑數(shù)目,τl表示各路徑時(shí)延,表示各路徑的基帶信道沖擊響應(yīng),包括路徑損耗、多徑衰落和陰影衰落,表示等效的基帶信道噪聲;
S9:第一FPGA單元將經(jīng)過信道衰落并疊加噪聲后的信號輸出到射頻收發(fā)模塊。
本發(fā)明的手持式無線信道模擬裝置,具有如下優(yōu)點(diǎn):
(1)射頻收發(fā)模塊采用雙通道收發(fā)一體的正交調(diào)制與解調(diào)的高集成技術(shù),采用了一片集成了信號的模數(shù)轉(zhuǎn)換、數(shù)模轉(zhuǎn)換、混頻、濾波、放大等功能的高集成芯片,實(shí)現(xiàn)雙通道射頻收發(fā)。
(2)信號處理模塊采用高性能的FPGA+DSP的超高速信號處理技術(shù),實(shí)現(xiàn)信道衰落模擬,衰落類型豐富,衰落頻譜形狀多樣。
(3)上位機(jī)控制模塊采用ARM嵌入式的低功耗、小型化技術(shù),實(shí)現(xiàn)整個(gè)無線信道模擬裝置的高速數(shù)據(jù)傳輸和控制等功能。
(4)本發(fā)明的手持式無線信道模擬裝置實(shí)現(xiàn)模塊化,體積小,簡便易操作,能夠靈活快速的實(shí)現(xiàn)信道模擬。
附圖說明
圖1為現(xiàn)有技術(shù)的信道模擬裝置原理框圖;
圖2為本發(fā)明的整體結(jié)構(gòu)原理框圖;
圖3為本發(fā)明的內(nèi)部結(jié)構(gòu)原理框圖。
具體實(shí)施方式
下面結(jié)合附圖和實(shí)例對本發(fā)明作進(jìn)一步說明,為了描述的方便,描述以上系統(tǒng)或裝置時(shí)以功能分為各種模塊或單元分別描述。當(dāng)然,在實(shí)施本申請時(shí)可以把各單元的功能在同一個(gè)或多個(gè)軟件和/或硬件中實(shí)現(xiàn)。
實(shí)施例1:
如圖2、3所示,本實(shí)施例的手持式無線信道模擬裝置,包括通過數(shù)據(jù)總線互聯(lián)的上位機(jī)控制模塊(10)、信號處理模塊(20)和射頻收發(fā)模塊(30);其中,上位機(jī)控制模塊(10)與信號處理模塊(20)、射頻收發(fā)模塊(30)之間采用PCIE數(shù)據(jù)總線互聯(lián),所述信號處理模塊(20)與射頻收發(fā)模塊(30)之間采用RapidIO數(shù)據(jù)總線互聯(lián)。整個(gè)信道模擬裝置實(shí)現(xiàn)模塊化和小型化,簡便易操作,能夠靈活快速的實(shí)現(xiàn)信道模擬。
上位機(jī)控制模塊(10)采用ARM架構(gòu)的Apalis iMX6Q處理器,用于為用戶提供信道模型和配置參數(shù)選擇,根據(jù)所述信道模型和配置參數(shù)計(jì)算信道參數(shù),并將該信道參數(shù)傳輸?shù)叫盘柼幚砟K(20)中的DSP單元(21)。
上位機(jī)控制模塊(10)中可配置的信道參數(shù)包括路徑數(shù)目,各徑時(shí)延、損耗,移動(dòng)速度,多普勒頻率,信噪比,頻譜狀態(tài)和衰落類型。
上位機(jī)控制模塊(10)配置信道參數(shù)的具體步驟為:
S1:根據(jù)用戶選擇信道模型,確定衰落路徑數(shù)目;
S2:設(shè)置各徑時(shí)延、損耗、移動(dòng)速度等參數(shù);
S3:根據(jù)用戶選擇各徑衰落類型確定加權(quán)因子;
S4:根據(jù)用戶設(shè)置移動(dòng)速度及公式(1)計(jì)算多普勒頻率,
其中,fc,ν,c分別表示通信頻率、移動(dòng)速度和光速;
S5:根據(jù)用戶選擇各徑頻譜形狀,計(jì)算各散射支路入射角;
S6:通過數(shù)據(jù)總線傳遞信道參數(shù)給信號處理模塊中的DSP單元。
本實(shí)施例的上位機(jī)控制模塊采用ARM嵌入式的低功耗、小型化技術(shù),實(shí)現(xiàn)整個(gè)無線信道模擬裝置的高速數(shù)據(jù)傳輸和控制等功能。
信號處理模塊(20)包括DSP單元(21)和第一FPGA單元(22),DSP單元(21)的芯片為TMS320C6455,DSP單元(21)用于接收所述上位機(jī)控制模塊(10)傳輸?shù)男诺绤?shù),將所述信道參數(shù)定點(diǎn)化,并將該定點(diǎn)化的信道參數(shù)傳輸?shù)降谝籉PGA單元(22)。
射頻收發(fā)模塊(30)包括第二FPGA單元(31)和控制收發(fā)器單元(32),本實(shí)施例中的第一FPGA單元(21)和第二FPGA單元(31)的芯片均為XC7K325T。
射頻收發(fā)模塊(30)的控制收發(fā)器單元(32)的芯片型號為AD9371,射頻收發(fā)模塊(30)采用軟件無線電的思想設(shè)計(jì)完成射頻收發(fā)。射頻收發(fā)模塊(30)中的第二FPGA單元(31)從信號處理模塊(20)接收疊加了信道衰落的數(shù)字基帶信號,根據(jù)設(shè)置的數(shù)字調(diào)制方式及信道編碼方式對信號進(jìn)行數(shù)字調(diào)制及信道編碼。然后將經(jīng)過調(diào)制及編碼后的信號送到射頻收發(fā)模塊(30)中的控制收發(fā)器單元(32)AD9371芯片。AD9371芯片集成了圖1中的(101)-(104),(201)-(204),(301)-(304),(401)-(402),(501)-(504)各電路結(jié)構(gòu)的功能??刂剖瞻l(fā)器單元(32)接受經(jīng)過數(shù)字調(diào)制及編碼后的數(shù)字基帶信號進(jìn)行數(shù)模轉(zhuǎn)換、頻譜搬移、濾波輸出等過程,最后控制收發(fā)器單元(32)輸出射頻信號經(jīng)過相應(yīng)調(diào)理后輸出。
本實(shí)施例的射頻收發(fā)模塊采用雙通道收發(fā)一體的正交調(diào)制與解調(diào)的高集成技術(shù),采用了一片集成了信號的模數(shù)轉(zhuǎn)換、數(shù)模轉(zhuǎn)換、混頻、濾波、放大等功能的高集成芯片,實(shí)現(xiàn)雙通道射頻收發(fā),射頻收發(fā)模塊(30)的接收頻率與發(fā)射頻率均為300MHz~6000MHz,發(fā)射帶寬250MHz,接收帶寬100MHz。
當(dāng)進(jìn)行信號接收時(shí),所述控制收發(fā)器單元(32)從接收端口接收模擬射頻信號,將所述模擬射頻信號進(jìn)行放大、濾波、模擬解調(diào)和模數(shù)轉(zhuǎn)換后變換為數(shù)字基帶信號,并傳送到所述第二FPGA單元(31);第二FPGA單元(31)對所述數(shù)字基帶信號進(jìn)行數(shù)字解調(diào)和解碼后,將該數(shù)字基帶信號輸入到第一FPGA單元;所述第一FPGA單元(22)根據(jù)所述信道參數(shù)對所述數(shù)字基帶信號進(jìn)行數(shù)字處理,得到經(jīng)過信道衰落并疊加噪聲后的數(shù)字信號;
當(dāng)進(jìn)行信號發(fā)射時(shí),第一FPGA單元(22)根據(jù)所述信道參數(shù)對數(shù)字基帶信號進(jìn)行數(shù)字處理,得到經(jīng)過信道衰落并疊加噪聲后的數(shù)字信號,并將該數(shù)字信號輸出到所述第二FPGA單元(31);第二FPGA單元(31)對該數(shù)字信號進(jìn)行數(shù)字調(diào)制與編碼,并將該數(shù)字信號傳遞到所述控制收發(fā)器單元(32);控制收發(fā)器單元(32)對該數(shù)字信號進(jìn)行數(shù)模轉(zhuǎn)換、濾波和放大后,從發(fā)射端口輸出模擬射頻信號。
實(shí)施例2:
本實(shí)施例為采用實(shí)施例1的手持式無線信道模擬裝置進(jìn)行無線信道模擬的方法,包括如下步驟:
S1:DSP單元(21)接收上位機(jī)控制模塊(10)傳輸過來的信道參數(shù);
S2:DSP單元(21)將接收過來的信道參數(shù)定點(diǎn)化,將信道參數(shù)的小數(shù)部分轉(zhuǎn)換成16位二進(jìn)制整數(shù);
S3:第一FPGA單元(22)接收DSP單元(21)產(chǎn)生的定點(diǎn)化的信道參數(shù)與射頻收發(fā)模塊(30)采集到的數(shù)字基帶信號;
S4:第一FPGA單元(22)接收的數(shù)字基帶信號經(jīng)過信道時(shí)延模塊產(chǎn)生路徑時(shí)延;
S5:第一FPGA單元(22)中的路徑損耗模塊根據(jù)用戶設(shè)置參數(shù)產(chǎn)生各徑損耗;
S6:第一FPGA單元(22)中的信道衰落模塊根據(jù)用戶所選的衰落模型以及接收到的信道參數(shù),產(chǎn)生信道衰落;
S7:第一FPGA單元(22)中的噪聲疊加模塊根據(jù)接收到的信噪比參數(shù)以及經(jīng)過信道衰落后的信號功率,產(chǎn)生滿足信噪比要求的高斯白噪聲;
S8:第一FPGA單元(22)得到經(jīng)過信道衰落并疊加噪聲后的信號;
其中,表示經(jīng)過信道衰落并疊加噪聲的數(shù)字基帶信號,表示輸入的數(shù)字基帶信號,L表示路徑數(shù)目,τl表示各路徑時(shí)延,表示各路徑的基帶信道沖擊響應(yīng),包括路徑損耗、多徑衰落和陰影衰落,表示等效的基帶信道噪聲;
S9:第一FPGA單元(22)將經(jīng)過信道衰落并疊加噪聲后的信號輸出到射頻收發(fā)模塊(30)。
本實(shí)施例的信號處理模塊采用高性能的FPGA+DSP的超高速信號處理技術(shù),實(shí)現(xiàn)信道衰落模擬,衰落類型豐富,衰落頻譜形狀多樣。
對所公開的實(shí)施例的上述說明,使本領(lǐng)域?qū)I(yè)技術(shù)人員能夠?qū)崿F(xiàn)或使用本發(fā)明,對這些實(shí)施例的多種修改對本領(lǐng)域的專業(yè)技術(shù)人員來說將是顯而易見的。
應(yīng)當(dāng)理解的是,本申請旨在涵蓋本發(fā)明的任何變型、用途或者適應(yīng)性變化,這些變型、用途或者適應(yīng)性變化遵循本發(fā)明的一般性原理并包括本發(fā)明未公開的本技術(shù)領(lǐng)域中的公知常識或慣用技術(shù)手段。