本發(fā)明屬于電力系統(tǒng)繼電保護領(lǐng)域，具體涉及一種基于FPGA的光纖數(shù)字同步接口系統(tǒng)。

背景技術(shù)：

隨著光纖數(shù)字通信技術(shù)的日益發(fā)展及其在電力系統(tǒng)中的逐步應(yīng)用，光纖縱聯(lián)差動保護以其原理簡單、性能可靠等優(yōu)點在輸電線路中逐步得到廣泛的應(yīng)用，電力系統(tǒng)光纖的普及，使得光纖縱聯(lián)差動保護用得也越來越多，光纖差動保護要求光纖傳輸?shù)臄?shù)據(jù)必須準(zhǔn)確、高效、實時，因此光纖數(shù)字同步接口的設(shè)計非常關(guān)鍵。傳統(tǒng)的保護同步接口電路設(shè)計是采用許多相關(guān)的芯片堆砌電路，例如SCC+分離元件、SCC+CPLD+PLL或者SCC+FPGA，這樣不但降低了通信的可靠性，而且也難以靈活滿足保護系統(tǒng)的要求。

技術(shù)實現(xiàn)要素：

本發(fā)明要解決的技術(shù)問題在于提供一種基于FPGA的光纖數(shù)字同步接口系統(tǒng)，該系統(tǒng)針對同步接口電路的不足，設(shè)計出符合要求的光纖數(shù)字同步接口系統(tǒng)，從而實現(xiàn)兩側(cè)裝置的光纖通信，完成繼電保護縱聯(lián)差動保護。

為了解決上述技術(shù)問題，本發(fā)明通過以下方式來實現(xiàn)：

一種基于FPGA的光纖數(shù)字同步接口系統(tǒng)，包括至少兩個繼電保護裝置以及其相互連接的光纖，所述繼電保護裝置包括微處理器、FPGA控制器和用于光電信號轉(zhuǎn)化的光收發(fā)模塊，所述FPGA控制器包括HDLC(高級數(shù)據(jù)鏈路控制)幀協(xié)議收發(fā)器和采用CMI碼的物理層光纖通訊線路，所述HDLC幀協(xié)議收發(fā)器由發(fā)送控制模塊和接收控制模塊組成，微處理器通過總線方式與FPGA控制器中的HDLC通訊連接，HDLC與CMI連通進而與光收發(fā)模塊相連。

進一步的，所述發(fā)送控制模塊包括發(fā)送控制接口模塊、發(fā)送同步模塊、CRC校驗生成模塊、發(fā)送FIFO緩存模塊、插零和并串轉(zhuǎn)換模塊以及插標(biāo)志位模塊，所述發(fā)送控制接口模塊一端與微處理器總線接口連接，另一端分別與送同步模塊、CRC校驗生成模塊和發(fā)送FIFO緩存模塊相連后，再與插零和并串轉(zhuǎn)換模塊連接，所述插零和并串轉(zhuǎn)換模塊后連接有插標(biāo)志位模塊，串行好的HDLC幀通過幀發(fā)送器到采用CMI碼的物理層進行CMI編碼。

進一步的，所述接收控制模塊包括接收控制接口模塊、接收同步模塊、CRC校驗驗證模塊、接收FIFO緩存模塊、刪零和串并轉(zhuǎn)換模塊以及去標(biāo)志位模塊，采用CMI碼的物理層進行CMI解碼后的數(shù)據(jù)傳輸給去標(biāo)志位模塊，所述去標(biāo)志位模塊與刪零和串并轉(zhuǎn)換模塊相連，刪零和串并轉(zhuǎn)換模塊分別接收同步模塊、CRC校驗驗證模塊和接收FIFO緩存模塊相連后，再與接收控制接口模塊連接，接收控制接口模塊最后與微處理器總線接口相連。

優(yōu)選的，所述CMI編碼電路包括0信號編碼電路、1信號編碼電路、時序控制模塊和編碼控制輸出模塊，NRZ碼輸入到CMI編碼電路后，分為0信號編碼電路和1信號編碼電路，0信號編碼電路和1信號編碼電路分別與時序控制模塊相連并由其控制，0信號編碼電路、1信號編碼電路和時序控制模塊都與編碼控制輸出模塊相連，并經(jīng)過編碼控制輸出模塊后輸出CMI碼。

優(yōu)選的，所述CMI解碼電路包括同步時鐘提取電路、誤碼檢測電路、碼流控制電路和解碼判決電路，所述同步時鐘提取電路分別與誤碼檢測電路、碼流控制電路和解碼判決電路相連，誤碼檢測電路和解碼判決電路分別與碼流控制電路相連并由其控制，高精度時鐘和CMI碼輸入到同步時鐘提取電路后，經(jīng)過誤碼檢測電路、碼流控制電路和解碼判決電路后，從誤碼檢測電路輸出誤碼標(biāo)志以及從解碼判決電路輸出NRZ碼。

與現(xiàn)有技術(shù)相比，本發(fā)明具有的有益效果：

(1)硬件成本低，節(jié)省印制板空間

該接口系統(tǒng)省去了傳統(tǒng)采用SCC芯片來實現(xiàn)HDLC協(xié)議功能，本發(fā)明采用FPGA實現(xiàn)HDLC協(xié)議和CMI編碼解碼，硬件簡潔，減小電磁兼容的影響。

(2)通信可靠性高

該系統(tǒng)采用串行通信技術(shù)、對接收的信號自動提取時鐘、不易產(chǎn)生誤碼，并且物理層、數(shù)據(jù)鏈路層、應(yīng)用層均具有校驗功能。

(3)通信實時性好

該系統(tǒng)采用純FPGA實現(xiàn)光纖數(shù)字同步接口，相比堆砌電路，減少了通信電路上的延時，在光纖縱聯(lián)差動保護中采樣同步算法的精度上具有重要意義。

(4)使用靈活、維護方便

該接口采用純FPGA硬件實現(xiàn)，微處理器只需通過讀寫總線的方式就可完成光纖同步數(shù)字接口的通信。

附圖說明

圖1本發(fā)明系統(tǒng)的結(jié)構(gòu)框圖；

圖2本發(fā)明HDLC幀協(xié)議收發(fā)器的結(jié)構(gòu)框圖；

圖3本發(fā)明HDLC中發(fā)送控制模塊示意圖；

圖4本發(fā)明HDLC中接收控制模塊示意圖；

圖5本發(fā)明CMI編碼電路示意圖；

圖6本發(fā)明CMI解碼電路示意圖；

圖7本發(fā)明同步時鐘提取電路示意圖。

具體實施方式

下面結(jié)合附圖和具體實施例對本發(fā)明的具體實施方式作進一步詳細(xì)的說明。

如圖1～2所示，一種基于FPGA的光纖數(shù)字同步接口系統(tǒng)，包括至少兩個繼電保護裝置以及其相互連接的光纖，所述繼電保護裝置包括微處理器、FPGA控制器和用于光電信號轉(zhuǎn)化的光收發(fā)模塊，所述FPGA控制器包括HDLC幀協(xié)議收發(fā)器和采用CMI碼的物理層光纖通訊線路，所述HDLC幀協(xié)議收發(fā)器由發(fā)送控制模塊和接收控制模塊組成，微處理器通過總線方式與FPGA控制器中的HDLC通訊連接，HDLC與CMI連通進而與光收發(fā)模塊相連。

當(dāng)串行的HDLC幀組好后，通過幀發(fā)送器經(jīng)物理層CMI編碼后傳輸至光收發(fā)模塊芯片并傳出；而接收到的串行HDLC幀，也是由光收發(fā)模塊上傳，經(jīng)物理層CMI解碼后至HDLC接收控制器。HDLC幀收發(fā)器各功能模塊的連接是通過寄存器的配置實現(xiàn)的，從而組成了整體的HDLC幀收發(fā)功能。

如圖3所示，HDLC中的發(fā)送控制模塊包括發(fā)送控制接口模塊、發(fā)送同步模塊、CRC校驗生成模塊、發(fā)送FIFO緩存模塊、插零和并串轉(zhuǎn)換模塊以及插標(biāo)志位模塊，所述發(fā)送控制接口模塊一端與微處理器總線接口連接，另一端分別與送同步模塊、CRC校驗生成模塊和發(fā)送FIFO緩存模塊相連后，再與插零和并串轉(zhuǎn)換模塊連接，所述插零和并串轉(zhuǎn)換模塊后連接有插標(biāo)志位模塊，串行好的HDLC幀通過幀發(fā)送器到采用CMI碼的物理層進行編碼。

(1)發(fā)送同步模塊

由于系統(tǒng)時鐘和串行發(fā)送時鐘的頻率相差很大，發(fā)送同步模塊負(fù)責(zé)控制系統(tǒng)時鐘和串行發(fā)送時鐘的同步。

(2)CRC校驗生成模塊

誤碼率是通信系統(tǒng)設(shè)計關(guān)注的指標(biāo)，在傳輸?shù)臄?shù)據(jù)要插入一定的校驗信息，根據(jù)HDLC的要求，數(shù)據(jù)發(fā)送時對當(dāng)前幀的所有數(shù)據(jù)進行CRC多項式計算，把結(jié)果附加到數(shù)據(jù)后隨數(shù)據(jù)一起發(fā)送，CRC校驗生成模塊采用CCITT標(biāo)準(zhǔn)的CRC-16算法，其多項式為x¹⁶+x¹²+x⁵+1。

(3)發(fā)送FIFO緩存模塊

主時鐘和發(fā)送時鐘的頻率相差較大，幀發(fā)送器設(shè)計了FIFO，有效協(xié)調(diào)兩者的頻率差帶來的同步問題。

(4)插零和并串轉(zhuǎn)換模塊

為了保證數(shù)據(jù)鏈路的透明傳輸(即可以傳輸任意組合的比特率)，HDLC處理器在發(fā)送端對傳輸數(shù)據(jù)進行“0”比特填充。因為幀頭和幀尾為“01111110”，因此當(dāng)幀連續(xù)傳輸了5個“1”比特后，插入一個“0”比特，可避免與標(biāo)志位相同。

異步置位，時鐘上升沿到來時利用移位寄存器，進行8比特數(shù)據(jù)的并串轉(zhuǎn)換，對連續(xù)的5比特數(shù)據(jù)求與運算，5個“1”比特之后，插入一個“0”比特，此時以為寄存器暫停移位。

(5)標(biāo)志位生成模塊

標(biāo)志位生成模塊對待發(fā)送的數(shù)據(jù)進行幀頭尾的添加，如果控制信號幀信號為高電平，且控制信號終止幀為低電平，表明有數(shù)據(jù)發(fā)送或者數(shù)據(jù)發(fā)送完畢，需要增加幀頭和幀尾。

如圖4所示，HDLC中的接收控制模塊包括接收控制接口模塊、接收同步模塊、CRC校驗驗證模塊、接收FIFO緩存模塊、刪零和串并轉(zhuǎn)換模塊以及去標(biāo)志位模塊，采用CMI碼的物理層進行解碼后的數(shù)據(jù)傳輸給去標(biāo)志位模塊，所述去標(biāo)志位模塊與刪零和串并轉(zhuǎn)換模塊相連，刪零和串并轉(zhuǎn)換模塊分別接收同步模塊、CRC校驗驗證模塊和接收FIFO緩存模塊相連后，再與接收控制接口模塊連接，接收控制接口模塊最后與微處理器總線接口相連。

(1)CRC校驗驗證模塊

采取的CRC-16與發(fā)送模塊的CRC-16算法相同，把接收到的數(shù)據(jù)進行CRC-16計算，其結(jié)果與接收到的CRC-16相比較，如果相同則幀校驗錯誤標(biāo)志為低，否則幀校驗錯誤標(biāo)志為高。

(2)接收FIFO緩沖模塊

接收緩沖模塊與發(fā)送緩沖模塊功能類似，幀發(fā)送器設(shè)計了FIFO，有效協(xié)調(diào)兩者的頻率差帶來的同步問題，其主要不同就是數(shù)據(jù)流方向相反。

(3)刪零和串并轉(zhuǎn)換模塊

模塊中對比特流中的連續(xù)“1”比特進行計數(shù)，然后用于刪零判斷、檢測幀結(jié)束標(biāo)志和檢測幀中斷標(biāo)志的功能。

計數(shù)器和下一比特在不同值組合下所對應(yīng)的含義如下：

①當(dāng)計數(shù)器的值為6，且下一接收比特為“0”，表明檢測到幀結(jié)束標(biāo)志；

②當(dāng)計數(shù)其的值為5，且下一接收比特為“0”，表明比特“0”應(yīng)該刪去；

③當(dāng)計數(shù)器的值為6，且下一接收比特為“1”，表明檢測到中斷標(biāo)志。

(4)去標(biāo)志位模塊

其功能主要是檢測發(fā)送的幀頭，確定起始邊界。串行數(shù)據(jù)RX存入8位寄存器ShifReg中，進行移位操作，同時進行幀頭的判別式如下：FlagDetect為not ShiftReg(0)and ShiftReg(1)and ShiftReg(2)and ShiftReg(3)and ShiftReg(4)and ShiftReg(5)and ShiftReg(6)and not ShiftReg(7)。

如果FlagDetect值為高，表明模塊檢測到了幀頭標(biāo)志。

數(shù)字光纖通信在傳輸信道中需要經(jīng)過碼型變換，使之變換為適合于傳輸信道傳輸?shù)拇a型，標(biāo)準(zhǔn)數(shù)字接口的使用碼型分為HDB3碼和CMI碼，CMI碼也稱信號反轉(zhuǎn)碼，以交替地用正電平或負(fù)電平表示“1”，用固定相位的一個周期的方波表示“0”，這種碼的直流分量趨于零或等于零，很容易提取位定時信號，具有良好的檢錯能力。

CMI編碼電路如圖5所示，所述CMI編碼電路包括0信號編碼電路、1信號編碼電路、時序控制模塊和編碼控制輸出模塊，若輸入NRZ碼字為“0”則CMI碼直接輸出“01”碼型，若輸入NRZ碼字“1”，則利用FPGA狀態(tài)機的原理設(shè)置兩種狀態(tài)交替出現(xiàn)，一種狀態(tài)的編碼為“00”，另一種狀態(tài)的編碼為“11”，完成CMI編碼功能，編碼后的速率增加了一倍。

CMI解碼電路如圖6所示，所述CMI解碼電路包括同步時鐘提取電路、誤碼檢測電路、碼流控制電路和解碼判決電路，F(xiàn)PGA實現(xiàn)CMI解碼的過程如下，CMI碼流的二電平信號中二進制數(shù)“01”和“00”的第一個二進制數(shù)“0”提供了二電平信號的方向信息。CMI解碼電路采用過零檢測的方法檢測到二電平信號的下降沿，以此來分割CMI編碼的二電平信號，獲取CMI碼流二電平信號在發(fā)送端對同一電平信號編碼出的兩個碼元，然后根據(jù)CMI編碼規(guī)則進行解碼，把CMI編碼的數(shù)據(jù)二電平信號中的“01”、“11”和“00”轉(zhuǎn)變成電平碼“0”和“1”。

由于物理層光纖通道接收到的CMI碼來自另一個裝置，不是來自同一個晶振，因此不可避免會出現(xiàn)是時鐘上升沿或下降沿到來時，接收到的CMI碼剛好處于變化中，造成誤碼，需要利用高精度頻率較高的時鐘去提取接收CMI碼的同步時鐘，保證時鐘和數(shù)據(jù)同步。

同步時鐘提取電路如圖7所示，同步時鐘提取電路包括數(shù)字濾波、PLL、跳變沿提取電路、帶清零抖動判斷的N進制計數(shù)器和固定延遲，CMI碼經(jīng)過數(shù)字濾波進入跳變沿提取電路后，一端通過固定延遲輸出CMI碼，另一端通過帶清零抖動判斷的N進制計數(shù)器后輸出同步時鐘，其中具有高精度的時鐘源的PLL，利用輸入碼元的跳變沿脈沖作為計數(shù)器的清零輸入信號，計數(shù)器為N進制計數(shù)器，當(dāng)輸入清零信號后，計數(shù)器輸出翻轉(zhuǎn)。當(dāng)輸入碼元出現(xiàn)連“0”或是連“1”時，一個碼元的長度為2NT，由于計數(shù)器為N進制，計數(shù)器的計數(shù)值回到0時，計數(shù)器的輸出仍然翻轉(zhuǎn)，占空比為：NT/2NT＝50％。這樣就保證了一個輸入碼元的寬度對應(yīng)了占空比為50％的時鐘信號，即實現(xiàn)了輸入碼元與計數(shù)器輸出時鐘的同步。

為了驗證解碼的正確性，增加了誤碼檢測電路，如果接收到的CMI碼流中的出現(xiàn)誤碼碼元“10”或接收到的兩個“00”或“11”在相鄰碼流中出現(xiàn)，則判為誤碼。

由于微處理器的讀寫時鐘與FPGA的FIFO讀寫時鐘可能不一致，比如微處理器讀一次，可能會讀到多個重復(fù)的數(shù)據(jù)，因此需要使它們時序匹配，微處理器寫一次，接收FIFO緩沖區(qū)地址只加一，只寫入一個數(shù)據(jù)，F(xiàn)IFO緩沖區(qū)的地址只加一，只寫入一個數(shù)據(jù)；同樣，微處理器讀一次，發(fā)送FIFO緩沖區(qū)地址只加一，只讀入一個數(shù)據(jù)。

處理器與FPGA數(shù)據(jù)交互過程如下，微處理器通過寫的方式定時向FPGA發(fā)送數(shù)據(jù)，接收數(shù)據(jù)時，連接微處理器的外部中斷IO口會產(chǎn)生高電平，產(chǎn)生外部中斷，微處理器讀取FPGA中的數(shù)據(jù)。經(jīng)測試，該通道工作正常，當(dāng)數(shù)據(jù)幀長為28字節(jié)時，傳送時間小于25us，無誤碼，無丟幀出現(xiàn)，完全滿足應(yīng)用要求。

以上所述僅是本發(fā)明的實施方式，再次聲明，對于本技術(shù)領(lǐng)域的普通技術(shù)人員來說，在不脫離本發(fā)明原理的前提下，還可以對本發(fā)明進行若干改進，這些改進也列入本發(fā)明權(quán)利要求的保護范圍內(nèi)。