本發(fā)明涉及微波領域，特涉及一種多通道DDS間同步輸出設備及同步方法，應用于雷達領域和通信產(chǎn)品。

背景技術：

一般的多通道DDS(直接數(shù)字式頻率綜合器)間同步輸出主要采用控制和同步信號在分配給各路DDS時使用相同長度線纜的方法，其電路原理框圖如圖1所示，在REF_CLK(參考時鐘)到達各路DDS時是同步的條件下，采用相同長度的線纜對I/O_UPDATE(輸入/輸出更新脈沖)和SYNC_IN(同步輸入)等信號進行分配，以保證各路數(shù)據(jù)在DDS內部的是同時更新和同時處理，從而使多通道DDS能同步輸出信號。由于不同環(huán)境溫度時線纜傳輸時延不同因此此類同步方法受各路線纜工作環(huán)境溫度必須相同的限制。所以一般只用于各個DDS通道工作溫度相差不大時的多通道DDS間同步輸出。

技術實現(xiàn)要素：

針對背景技術的不足，本發(fā)明提出了一種多通道DDS間同步輸出設備及同步方法，通過對各路DDS輸出的時間差實時進行檢測和校正的方法完成多通道DDS間同步輸出。本發(fā)明使多通道DDS間的同步輸出不再受工作環(huán)境溫度必須相同的限制，實現(xiàn)不同工作環(huán)境溫度下的多通道DDS間同步輸出。

本發(fā)明的技術方案為：一種多通道DDS間同步輸出設備，包括控制模塊、可編程時鐘分配延時模塊、多通道DDS、耦合網(wǎng)絡A/D轉化模塊，其特征在于：所述可編程時鐘分配延時模塊將I/O_UPDATE和SYNC_IN信號分配后連接到各個DDS，各個DDS的輸出信號通過耦合網(wǎng)絡與A/D轉化模塊連接，A/D轉化模塊與控制模塊連接，控制模塊與可編程時鐘分配延時模塊連接，控制模塊根據(jù)同步輸出時間差計算延時量，通過控制可編程時鐘分配延時模塊分別對各通道DDS的I/O_UPDATE和SYNC_IN信號進行不同的延時完成校正。

根據(jù)如上所述的多通道DDS間同步輸出設備，其特征在于：所述的控制模塊為FPGA。

根據(jù)如上所述的多通道DDS間同步輸出設備，其特征在于：所述的可編程時鐘分配延時模塊分為可編程時鐘分配延時模塊1和可編程時鐘分配延時模塊2，其中可編程時鐘分配延時模塊1對I/O_UPDATE進行分配和延時；可編程時鐘分配延時模塊2對SYNC_IN進行分配和延時。

本發(fā)明還公開了一種多通道DDS間同步輸出的同步方法，其特征在于：包括以下步驟：

控制模塊分別使用數(shù)字去斜的方法檢測并存儲從發(fā)出I/O_UPDATE信號到收到各DDS信號之間的時間差，選取所有DDS通道中時間差最大的一路作為基準通道，F(xiàn)PGA計算出其余各路DDS相對于基準通道所需要的延時量；

控制模塊通過控制可編程時鐘分配延時模塊分別對各路DDS的I/O_UPDATE和SYNC_IN信號進行不同延時實現(xiàn)校正。

本發(fā)明的有益效果：一是使多通道DDS間的同步輸出不再受工作環(huán)境溫度必須相同的限制，實現(xiàn)不同工作環(huán)境溫度下的多通道DDS間同步輸出；二是可在線實時對DDS通道進行校正，可以避免長時間運行后各器件運行參數(shù)發(fā)生改變的情況。

附圖說明

圖1一般的多通道DDS間同步輸出電路原理框圖；

圖2多通道DDS間同步輸出電路原理框圖；

具體實施方式

以下結合附圖和實施例對本發(fā)明進一步說明。

圖2是本發(fā)明的實現(xiàn)電路原理框圖。FPGA發(fā)出I/O_UPDATE信號并控制一路DDS產(chǎn)生線性調頻信號，DDS輸出的信號通過耦合網(wǎng)絡和A/D采樣后送至FPGA，F(xiàn)PGA使用數(shù)字去斜的方法檢測并存儲從發(fā)出I/O_UPDATE信號到收到DDS信號之間的時間差，分別控制各路DDS單獨開啟并檢測，通過選取所有DDS通道中時間差最大的一路作為基準通道，其時間差為標準通道時間差，各通道的時間差與標準通道時間差相減即為通道間同步輸出時間差，F(xiàn)PGA根據(jù)同步輸出時間差計算延時量，通過控制可編程時鐘分配延時模塊分別對各路DDS的I/O_UPDATE和SYNC_IN信號進行不同延時實現(xiàn)校正，校正后再次檢測DDS通道間同步輸出時間差，如果時間差超過同步精度要求則進行再次校正直至滿足系統(tǒng)同步精度要求，通過閉環(huán)檢測和校正完成DDS通道間同步輸出。

本發(fā)明的DDS需要具有SYNC_IN同步輸入功能，能對DDS內部電路工作時鐘進行同步。

耦合網(wǎng)絡對各個通道的不同延時需要預先測出并在FPGA中進行補償。

可編程時鐘分配延時模塊1對I/O_UPDATE進行分配和延時，其延時范圍需要覆蓋DDS通道間的最大時間差，其延時步進需要不大于DDS內部SYNC_CLK(同步時鐘)的一個時鐘周期。

可編程時鐘分配延時模塊2對SYNC_IN進行分配和延時，其延時范圍需要覆蓋DDS內部SYNC_CLK(同步時鐘)的一個周期，其延時步進需要不大于DDS內部SYS_CLK的一個時鐘周期。

ADC的采樣時鐘頻率要求大于兩倍DDS輸出最高信號頻率，采樣時鐘頻率和位數(shù)越高越好。

以下以在未進行延時校正時，各DDS通道間輸出時間差在0～20ns的范圍，單獨通道的最大延時不超過100ns，要求DDS間同步輸出的時間差小于1ns為例，對本發(fā)明進一步進行說明。

按圖2進行系統(tǒng)設計，DDS產(chǎn)生信號頻率為80MHz～120MHz脈寬為40ns線性調頻信號，F(xiàn)PGA產(chǎn)生的去斜本振信號頻率為80MHz～220MHz的線性調頻信號，調頻斜率均為1MHz/ns，脈沖周期為1us。ADC采樣位數(shù)12位，采樣時鐘1GHz。DDS的REF_CLK頻率為1GHz。DDS內部SYNC_CLK為REF_CLK的四分頻、周期為4ns。可編程時鐘分配延時模塊延時位數(shù)均為5位，其中模塊1的延時步進為4ns，模塊2的延時步進為1ns。

DDS產(chǎn)生的線性調頻信號經(jīng)過耦合器耦合出一部分功率經(jīng)過A/D采樣成數(shù)字信號后送給FPGA并與其內部的去斜本振進行數(shù)字去斜后得到點頻F。根據(jù)公式：通道時延t＝F/調頻斜率，計算得出通道時延t。分別對各路DDS檢測出通道延時t_n，選出其中通道延時最大的t_max一路作為標準通道，Δt_n＝t_max-t_n作為各路DDS通道需要補償?shù)难訒r量，如計算得出的Δt_n為15.5ns，則將15.5ns除以可編程時鐘分配延時模塊1的延時步進4ns得到整數(shù)3余數(shù)為3.5ns，再將3.5ns除以可編程時鐘分配延時模塊2的延時步進1ns得到3余數(shù)為0.5ns，F(xiàn)PGA控制可編程時鐘分配延時模塊對此路DDS的I/O_UPDATE和SYNC_IN進行延時12ns和3ns，在延時校正完成后再次檢測多通道DDS間同步輸出時間差，多數(shù)情況下經(jīng)過一次校正后此通道與標準通道間的時間差為0.5ns，如檢測的同步輸出時間差大于1ns時則再次進行校正直至滿足DDS間同步輸出的時間差的要求，當溫度等環(huán)境變化時，可以實時對各路DDS進行檢測和校正，從而在環(huán)境變化時也能保證多通道DDS間同步輸出。

本發(fā)明不僅局限于上述具體實施方式，本領域一般技術人員根據(jù)本發(fā)明公開的內容，可以采用其它多種具體實施方式實施本發(fā)明，因此，凡是采用本發(fā)明的設計結構和思路，做一些簡單的變化或更改的設計，都落入本發(fā)明保護的范圍。