本發(fā)明涉及一種用于HDMI接口的測(cè)試裝置，同時(shí)涉及應(yīng)用該測(cè)試裝置的測(cè)試方法，屬于集成電路測(cè)試技術(shù)領(lǐng)域。

背景技術(shù)：

隨著數(shù)字化高清視頻、音頻信號(hào)的迅猛發(fā)展，高清晰數(shù)字多媒體接口(HDMI)開(kāi)始廣泛使用。HDMI是一種數(shù)字化視頻/音頻接口技術(shù)，是適合影像傳輸?shù)膶?zhuān)用型數(shù)字化接口，其可同時(shí)傳送音頻和影像信號(hào)，最高數(shù)據(jù)傳輸速度為4.5Gb/s，同時(shí)無(wú)需在信號(hào)傳送前進(jìn)行數(shù)/?；蛘吣?數(shù)轉(zhuǎn)換。自頒布HDMI標(biāo)準(zhǔn)時(shí)起，HDMI已被大量設(shè)備制造商采用，每年有數(shù)以億計(jì)的HDMI設(shè)備投放市場(chǎng)。

視頻處理芯片技術(shù)作為數(shù)字監(jiān)控的動(dòng)力之源，具備HDMI接口的芯片，特別是以SoC為代表的單片系統(tǒng)憑借耗電量低、體積小、低成本等優(yōu)勢(shì)，在數(shù)字應(yīng)用領(lǐng)域格外活躍。

為保證HDMI可靠，需要測(cè)試設(shè)備能夠接收HDMI的數(shù)據(jù)流并驗(yàn)證其準(zhǔn)確性，因此數(shù)據(jù)輸出端口功能測(cè)試非常重要。在12bit模式下，數(shù)據(jù)傳輸率是225MHz，3條數(shù)據(jù)通道的數(shù)據(jù)傳輸率是2.25Gb/s；為完成HDMI測(cè)試，必須解決被測(cè)器件最高達(dá)2.25Gb/s的測(cè)試，但目前主流的常規(guī)配置集成電路自動(dòng)測(cè)試系統(tǒng)(ATE)最高測(cè)試速率一般都在1Gb/s以下，因此無(wú)法直接測(cè)試芯片的HDMI信號(hào)。

為解決現(xiàn)有問(wèn)題，在申請(qǐng)?zhí)枮?01610464157.9的中國(guó)專(zhuān)利申請(qǐng)中公開(kāi)了一種HDMI高速信號(hào)測(cè)試夾具及測(cè)試方法。該技術(shù)方案包括HDMI公頭、TMDS高速信號(hào)的端接上拉及阻抗控制、低速信號(hào)設(shè)計(jì)，測(cè)試源端設(shè)備HDMI高速信號(hào)時(shí)，將測(cè)試夾具HDMI公頭插入源端設(shè)備的HDMI母座，在夾具上裸露的TMDS走線末端采用通用的高端寬點(diǎn)測(cè)探頭或焊接探頭，即可實(shí)現(xiàn)HDMI高速信號(hào)測(cè)試，大大降低了測(cè)試成本，且操作簡(jiǎn)單便捷，給測(cè)試帶來(lái)了極大的便利。

技術(shù)實(shí)現(xiàn)要素：

針對(duì)現(xiàn)有技術(shù)的不足，本發(fā)明所要解決的首要技術(shù)問(wèn)題在于提供一種用于HDMI接口的測(cè)試裝置；

本發(fā)明所要解決的另一技術(shù)問(wèn)題在于提供一種應(yīng)用該測(cè)試裝置的測(cè)試方法。

為實(shí)現(xiàn)上述發(fā)明目的，本發(fā)明采用下述的技術(shù)方案：

一種用于HDMI接口的測(cè)試裝置，包括解碼模塊、功能測(cè)試模塊、邏輯判斷模塊和集成電路測(cè)試儀；

其中，所述邏輯判斷模塊分別與所述解碼模塊、所述功能測(cè)試模塊和所述集成電路測(cè)試儀相連接，用于對(duì)其他模塊進(jìn)行控制、邏輯分析、通信與監(jiān)測(cè)；

所述解碼模塊用于將接收的HDMI信號(hào)解碼成低速信號(hào)，并將所述低速信號(hào)發(fā)送到所述功能測(cè)試模塊進(jìn)行測(cè)試。

其中較優(yōu)地，所述功能測(cè)試模塊包括鎖相環(huán)高速信號(hào)產(chǎn)生器、數(shù)據(jù)分配電路、模式選擇電路、校驗(yàn)電路和比較電路；

其中，所述數(shù)據(jù)分配電路連接所述模式選擇電路，所述模式選擇電路的輸出端連接所述校驗(yàn)電路，所述校驗(yàn)電路輸出端連接所述比較電路。

其中較優(yōu)地，所述鎖相環(huán)高速信號(hào)產(chǎn)生器用以產(chǎn)生高速時(shí)鐘，連接解碼模塊，用于給解碼模塊發(fā)送時(shí)鐘信號(hào)。

其中較優(yōu)地，所述模式選擇電路為1個(gè)2選1電路和1個(gè)4路輸出選擇器，分別用于選擇校驗(yàn)?zāi)Ｊ胶托ｒ?yàn)通道數(shù)。

其中較優(yōu)地，所述校驗(yàn)電路包含3路奇偶校驗(yàn)校驗(yàn)或循環(huán)冗余校驗(yàn)，由所述模式選擇電路確定校驗(yàn)電路的類(lèi)型。

其中較優(yōu)地，所述比較電路用于將校驗(yàn)電路傳輸?shù)妮敵鲋蹬c預(yù)先保存在結(jié)果存儲(chǔ)器中的理論值進(jìn)行比較，并將比較結(jié)果傳輸?shù)剿鲞壿嬇袛嗄K。

其中較優(yōu)地，所述集成電路測(cè)試儀通過(guò)測(cè)試通道接收比較電路和邏輯判斷模塊的輸出結(jié)果；

所述集成電路測(cè)試儀通過(guò)電源和控制通道與解碼模塊連接，進(jìn)行所述解碼模塊內(nèi)部寄存器的測(cè)試；

所述集成電路測(cè)試儀與所述功能測(cè)試模塊連接，進(jìn)行功能測(cè)試模塊中各電路的初始化操作。

其中較優(yōu)地，所述邏輯判斷模塊通過(guò)串行總線連接解碼模塊，完成對(duì)所述解碼模塊寄存器的配置；

所述邏輯判斷模塊與所述集成電路測(cè)試儀相連，接收所述集成電路測(cè)試儀的指令，并對(duì)所述指令進(jìn)行解碼；

所述邏輯判斷模塊與所述功能測(cè)試模塊相連接，完成對(duì)校驗(yàn)電路的配置和對(duì)測(cè)試結(jié)果的判斷。

一種用于HDMI接口的測(cè)試方法，采用上述用于HDMI接口的測(cè)試裝置實(shí)現(xiàn)，包括如下步驟：

S1，從集成電路測(cè)試儀中獲取配置測(cè)試碼，按照指定時(shí)序?yàn)榻獯a模塊設(shè)置寄存器；

S2，當(dāng)解碼模塊寄存器設(shè)置正常時(shí)，邏輯判斷模塊產(chǎn)生測(cè)試數(shù)據(jù)；

S3，當(dāng)邏輯判斷模塊接收到啟動(dòng)測(cè)試碼時(shí)，將測(cè)試數(shù)據(jù)發(fā)送到被測(cè)器件，所述被測(cè)器件將產(chǎn)生的HDMI信號(hào)發(fā)送到解碼模塊，所述解碼模塊將HDMI信號(hào)解碼成低速信號(hào)；

S4，解碼模塊將解碼的低速信號(hào)發(fā)送到功能測(cè)試模塊，進(jìn)行測(cè)試操作，并將產(chǎn)生的結(jié)果與預(yù)存的理論運(yùn)行結(jié)果進(jìn)行比較，得出測(cè)試結(jié)果。

其中較優(yōu)地，在步驟S4中，所述將產(chǎn)生的結(jié)果與預(yù)存的理論運(yùn)行結(jié)果進(jìn)行比較，得出測(cè)試結(jié)果，進(jìn)一步包括如下步驟：

S41，當(dāng)校驗(yàn)電路未能按時(shí)發(fā)送校驗(yàn)完成信號(hào)時(shí)，比較電路將測(cè)試完成信號(hào)置低，發(fā)送給集成電路測(cè)試儀，測(cè)試失?。?/p>

S42，當(dāng)校驗(yàn)電路按時(shí)發(fā)送校驗(yàn)完成信號(hào)時(shí)，將各路校驗(yàn)電路的輸出值與預(yù)存的理論運(yùn)行結(jié)果進(jìn)行比較，當(dāng)二者不同時(shí)，啟動(dòng)內(nèi)部計(jì)數(shù)器完成加1操作。

S43，重復(fù)步驟S42，直至解碼的低速信號(hào)全部操作完成，將內(nèi)部計(jì)數(shù)器計(jì)數(shù)值發(fā)送到邏輯判斷模塊；

S44，邏輯判斷模塊將內(nèi)部計(jì)數(shù)器計(jì)數(shù)值與給定的容差值進(jìn)行比較，當(dāng)內(nèi)部計(jì)數(shù)器計(jì)數(shù)值小于容差值時(shí)，將測(cè)試成功的信息發(fā)送給集成電路測(cè)試儀；當(dāng)內(nèi)部計(jì)數(shù)器計(jì)數(shù)值大于等于容差值時(shí)，將比較電路將內(nèi)部計(jì)數(shù)器計(jì)數(shù)值以及測(cè)試失敗的信息返回給集成電路測(cè)試儀。

本發(fā)明所提供的用于HDMI接口的測(cè)試裝置及測(cè)試方法，通過(guò)設(shè)置專(zhuān)門(mén)的解碼模塊，將高速的HDMI信號(hào)解碼為低速信號(hào)，按照預(yù)設(shè)要求將解碼出的信號(hào)進(jìn)行校驗(yàn)和比較，并將比較結(jié)果送到集成電路測(cè)試儀(簡(jiǎn)稱ATE)處理。該方法在高速信號(hào)測(cè)試中降低了ATE的負(fù)擔(dān)，使ATE只需完成與被測(cè)芯片接口通信和輔助模塊管理功能，所有其他測(cè)試均由本方案提出的電路產(chǎn)生，具有信號(hào)實(shí)時(shí)測(cè)試的特性，速度快，可靠性高，解決了HDMI高速信號(hào)測(cè)試的難題，測(cè)試穩(wěn)定可靠，測(cè)試效率較高。

附圖說(shuō)明

圖1為本發(fā)明所提供的所述用于HDMI接口的測(cè)試裝置的結(jié)構(gòu)示意圖；

圖2為本發(fā)明所提供的實(shí)施例中，采用循環(huán)移位產(chǎn)生測(cè)試數(shù)據(jù)的流程圖；

圖3為本發(fā)明所提供的實(shí)施例中，解碼模塊與功能測(cè)試碼模塊連接的結(jié)構(gòu)示意圖；

圖4為本發(fā)明所提供的實(shí)施例中，比較電路的數(shù)據(jù)處理流程圖；

圖5為本發(fā)明所提供的所述用于HDMI接口的測(cè)試方法的流程圖。

具體實(shí)施方式

下面結(jié)合附圖和具體實(shí)施例對(duì)本發(fā)明的技術(shù)內(nèi)容進(jìn)行詳細(xì)具體的說(shuō)明。

總體而言，本發(fā)明所提供的用于HDMI接口的測(cè)試裝置是一種獨(dú)立測(cè)試模塊與集成電路測(cè)試儀結(jié)合的快速測(cè)試裝置。該測(cè)試裝置由解碼模塊、功能測(cè)試模塊、邏輯判斷模塊、集成電路測(cè)試儀(ATE)四部分構(gòu)成，可測(cè)試HDMI接口的功能及電參數(shù)。

該測(cè)試裝置中數(shù)字集成電路測(cè)試儀與邏輯判斷模塊交換發(fā)送控制信號(hào)，解碼模塊和功能測(cè)試模塊完成對(duì)測(cè)試信號(hào)分析、處理，再將結(jié)果返回給集成電路測(cè)試儀做后續(xù)處理，由集成電路測(cè)試儀輔助完成電參數(shù)測(cè)試、時(shí)間特性(如頻率)測(cè)試等功能。

在本發(fā)明所提供的用于HDMI接口的測(cè)試裝置中，應(yīng)用解碼模塊、功能測(cè)試模塊、邏輯判斷模塊，搭載在測(cè)試板上嵌入ATE，只需要ATE提供必要的電源、相應(yīng)的控制信號(hào)，就可以完成HDMI芯片的測(cè)試。

其中，解碼模塊的作用是將被測(cè)HDMI芯片(被測(cè)器件)輸出的RGB視頻數(shù)據(jù)數(shù)字信號(hào)(HDMI信號(hào))，有效的轉(zhuǎn)換接收并提供標(biāo)準(zhǔn)或高清格式，選取24位RGB作為解碼出的低速信號(hào)傳送到功能測(cè)試模塊。邏輯判斷模塊與ATE相連，負(fù)責(zé)對(duì)ATE輸出的命令譯碼，并根據(jù)譯碼信息，按要求配置解碼模塊的內(nèi)部寄存器，并負(fù)責(zé)啟動(dòng)解碼模塊初始化操作。解碼模塊收到邏輯判斷模塊發(fā)送的信息后完成數(shù)據(jù)解碼并將解碼產(chǎn)生的低速信號(hào)發(fā)送到功能測(cè)試模塊的接口上。功能測(cè)試模塊實(shí)現(xiàn)對(duì)所述解碼模塊產(chǎn)生的信號(hào)分配、校驗(yàn)和比較，其內(nèi)部多路選擇模塊(模式選擇模塊)可選擇校驗(yàn)及比較的方式，功能測(cè)試模塊事先將正確的校驗(yàn)結(jié)果存儲(chǔ)到其內(nèi)部的結(jié)果存儲(chǔ)器中，用于比較使用。完成數(shù)據(jù)比較后功能測(cè)試模塊將比較結(jié)果發(fā)送給邏輯判斷模塊，并最終傳給ATE。

本發(fā)明根據(jù)被測(cè)HDMI芯片的結(jié)構(gòu)特點(diǎn)，設(shè)計(jì)開(kāi)發(fā)了以芯片解碼和校驗(yàn)為核心的一些測(cè)試模塊，將這些模塊嵌入到集成電路測(cè)試儀中，實(shí)現(xiàn)了二者有效通信，可完成較完整的功能和直流參數(shù)測(cè)試。使用本方法穩(wěn)定可靠，測(cè)試效率較高。下面對(duì)用于HDMI接口的測(cè)試裝置的各個(gè)模塊進(jìn)行詳細(xì)說(shuō)明。

如圖1所示，本發(fā)明所提供的用于HDMI接口的測(cè)試裝置，包括解碼模塊、功能測(cè)試模塊、邏輯判斷模塊和集成電路測(cè)試儀。其中，邏輯判斷模塊分別與解碼模塊、功能測(cè)試模塊和集成電路測(cè)試儀相連接，用于對(duì)其他模塊進(jìn)行控制、邏輯分析、通信與監(jiān)測(cè)。

其中，解碼模塊與被測(cè)HDMI芯片的連接信號(hào)為1組或2組HDMI信號(hào)。解碼模塊可有效的接收HDMI數(shù)據(jù)(HDMI信號(hào))，轉(zhuǎn)換并提供標(biāo)準(zhǔn)或高清的RGB格式，將輸入的HDMI信號(hào)轉(zhuǎn)為24位RGB 4:4:4，解碼出的低速信號(hào)傳送到功能測(cè)試模塊。

解碼模塊的信號(hào)輸入端與被測(cè)器件相連，HDMI電纜和連接器包括四個(gè)差分對(duì)組成TMDS(Transition-minimized differential signaling，即最小化傳輸差分信號(hào))數(shù)據(jù)和時(shí)鐘通道，用來(lái)傳輸視頻、音頻和輔助數(shù)據(jù)。此外，HDMI芯片帶有一個(gè)VESADDC通道。該通道用來(lái)在發(fā)送端和接收端之間進(jìn)行結(jié)構(gòu)以及狀態(tài)交換。可選擇的CEC協(xié)議，提供一個(gè)用戶環(huán)境中各種不同的視聽(tīng)產(chǎn)品之間的高級(jí)控制功能。

被測(cè)器件接收的測(cè)試數(shù)據(jù)由邏輯判斷模塊的FPGA(Field－Programmable Gate Array，即現(xiàn)場(chǎng)可編程門(mén)陣列)生成，為了有效保障傳輸?shù)臏y(cè)試數(shù)據(jù)在“0”位和“1”位相互干擾的前提下，測(cè)試數(shù)據(jù)傳輸依然有效。該組測(cè)試數(shù)據(jù)為特殊數(shù)據(jù)，包括0xAAAAAA,0x555555,0,0xFFFFFF，0x0及由0x1的最低位向左依次移位M(M為大于1小于24的自然數(shù))產(chǎn)生的24位數(shù)字組成，其循環(huán)移位具體計(jì)數(shù)邏輯由圖2所示，該算法由功能模塊由所在的FPGA內(nèi)部產(chǎn)生。最右端的1依次向左移動(dòng)M位，M從1開(kāi)始逐一遞增，直至增至24，最右端(最低位)的1移至最左端(最高位)，循環(huán)移位結(jié)束。數(shù)據(jù)發(fā)送中每個(gè)數(shù)據(jù)占用一幀數(shù)據(jù)的1/8行，該數(shù)據(jù)循環(huán)發(fā)出，直到發(fā)送結(jié)束。

被測(cè)器件接收測(cè)試數(shù)據(jù)之后，將HDMI信號(hào)傳輸?shù)浇獯a模塊。解碼模塊將HDMI信號(hào)解碼成低速信號(hào)。解碼模塊的輸出信號(hào)如圖3所示，包括水平數(shù)據(jù)輸入HSYNC，垂直數(shù)據(jù)輸入VSYNC、時(shí)鐘ODCK，數(shù)據(jù)使能DE，及36位數(shù)據(jù)線Q管腳。

解碼模塊設(shè)置為24bit的4:4:4格式，將24位解碼出的RGB數(shù)據(jù)發(fā)送給功能測(cè)試模塊。解碼模塊與功能模塊連接信號(hào)包括芯片使能信號(hào)、同步控制信號(hào)、時(shí)鐘信號(hào)及并行數(shù)據(jù)信號(hào)。

功能測(cè)試模塊可由FPGA產(chǎn)生，用以實(shí)現(xiàn)對(duì)信號(hào)的校驗(yàn)和比較。功能測(cè)試模塊包括鎖相環(huán)高速信號(hào)產(chǎn)生器、數(shù)據(jù)分配電路、模式選擇電路、校驗(yàn)電路、比較電路。其中，鎖相環(huán)高速信號(hào)產(chǎn)生器用以產(chǎn)生高速時(shí)鐘，連接解碼模塊，用于給解碼模塊發(fā)送時(shí)鐘信號(hào)，匹配解碼模塊的時(shí)鐘。鎖相環(huán)高速信號(hào)產(chǎn)生器由普通頻率振蕩器作為輸入，經(jīng)過(guò)FPGA等器件或?qū)Ｓ面i相環(huán)電路產(chǎn)生頻率已知的高速信號(hào)，其頻率值可由鎖相環(huán)事先設(shè)定。

數(shù)據(jù)分配電路用以接收解碼模塊發(fā)送的芯片使能信號(hào)、同步控制信號(hào)及并行數(shù)據(jù)信號(hào)。功能測(cè)試模塊收到由解碼模塊輸入的數(shù)據(jù)后，由內(nèi)部的數(shù)據(jù)分配電路采用24bit的4:4:4格式，將24位解碼出的RGB數(shù)據(jù)以8位為一組的方式傳輸給模式選擇電路，其解碼出的R、G、B數(shù)據(jù)中R[7:0]G[7:0]和B[7:0]各占8位。該數(shù)據(jù)同時(shí)送入多路選擇電路。

模式選擇電路(多路選擇電路)為1個(gè)2選1電路和1個(gè)4路輸出選擇器，分別用于選擇校驗(yàn)?zāi)Ｊ胶托ｒ?yàn)通道數(shù)。模式選擇電路以測(cè)試模式選擇位為輸入端，包括2選1電路和4路輸出選擇器，其中2選1電路決定校驗(yàn)方式，測(cè)試模式選擇根據(jù)需要可使用奇偶校驗(yàn)和循環(huán)冗余校驗(yàn)兩種校驗(yàn)?zāi)Ｊ剑?路輸出選擇器可選擇對(duì)R、G、B的某一路或幾路共同校驗(yàn)，當(dāng)模式選擇位為0，校驗(yàn)R[7:0]；當(dāng)模式選擇位為1，校驗(yàn)G[7:0]；當(dāng)模式選擇位為2，校驗(yàn)B[7:0]；當(dāng)模式選擇位為3，校驗(yàn)全部3路。

模式選擇電路的輸出端連接校驗(yàn)電路，校驗(yàn)電路包含3路奇偶校驗(yàn)校驗(yàn)或循環(huán)冗余校驗(yàn)，由多路選擇電路選擇使用以上哪種校驗(yàn)電路。

校驗(yàn)電路在收到模式選擇電路發(fā)送的數(shù)據(jù)后立刻進(jìn)行奇偶校驗(yàn)或循環(huán)冗余校驗(yàn)，所有校驗(yàn)操作均在校驗(yàn)電路的FPGA內(nèi)部完成。校驗(yàn)完畢后輸出完成信號(hào)和校驗(yàn)值，通過(guò)比較使能信號(hào)通知后續(xù)的比較電路進(jìn)行比較。

校驗(yàn)電路輸出端連接比較電路。比較電路框圖如圖4所示，比較電路與FPGA結(jié)果存儲(chǔ)器相連，該存儲(chǔ)器內(nèi)存有事先計(jì)算好的校驗(yàn)信息，比較電路用于將接收的各校驗(yàn)電路的輸出值與預(yù)先保存在結(jié)果存儲(chǔ)器中的理論值進(jìn)行比較，如二者不同則啟動(dòng)內(nèi)部計(jì)數(shù)器完成加1操作，若校驗(yàn)電路未能發(fā)送校驗(yàn)完成信號(hào)，比較電路將測(cè)試完成信號(hào)置低，發(fā)送給ATE，結(jié)束此次測(cè)試。測(cè)試結(jié)果用n位指示(n為自然數(shù))，記錄失效點(diǎn)數(shù)計(jì)數(shù)等信息。除此之外，比較電路還與邏輯判斷模塊相連接，用于將輸出結(jié)果傳送給邏輯判斷模塊，關(guān)于比較電路與邏輯判斷模塊之間的信號(hào)傳輸在后續(xù)進(jìn)行詳細(xì)的描述。

ATE作為芯片功能測(cè)試、直流參數(shù)測(cè)試和流程管理基本設(shè)備。ATE由程控電源單元、精密電壓電流測(cè)量單元、高速圖形發(fā)生單元、管腳電路單元和外部接口單元組成。程控電源單元為待測(cè)器件提供電壓源，高速圖形產(chǎn)生單元根據(jù)需要發(fā)出制定速率測(cè)試圖形，管腳電路單元用于提供激勵(lì)向量和接受響應(yīng)向量，精密電壓電流測(cè)量單元可以根據(jù)被測(cè)器件及解碼模塊的需要提供修調(diào)所需的電壓源，外部接口精密電壓電流測(cè)量單元可以通過(guò)對(duì)繼電器矩陣控制實(shí)現(xiàn)電源的開(kāi)關(guān)。在本發(fā)明所提供的實(shí)施例中，采用的ATE可以為BC3192集成電路測(cè)試儀。

ATE內(nèi)部通過(guò)VXI總線將各個(gè)測(cè)試子板連接到一起，由ATE將測(cè)試命令通過(guò)VXI總線傳給邏輯判斷模塊，ATE可以通過(guò)測(cè)試通道接收比較電路和邏輯判斷模塊的輸出結(jié)果。在本發(fā)明中，ATE提至少具備128路測(cè)試通道及16路電源，完成控制信號(hào)發(fā)送和測(cè)試結(jié)果接收。ATE通過(guò)電源和控制通道與解碼模塊連接。ATE同時(shí)與被測(cè)器件相連，被測(cè)器件的HDMI數(shù)據(jù)發(fā)送端口與解碼模塊直接相連，根據(jù)邏輯判斷模塊發(fā)送測(cè)試的指令，向解碼模塊發(fā)送HDMI信號(hào)。ATE還通過(guò)串口、GPIO口等端口和被測(cè)器件相連，實(shí)現(xiàn)被測(cè)器件內(nèi)部指令存儲(chǔ)器、寄存器的測(cè)試。ATE通過(guò)向功能測(cè)試模塊發(fā)送RESET信號(hào)使其完成初始化操作，包括比較電路初始化，使其內(nèi)部錯(cuò)誤狀態(tài)計(jì)數(shù)值置0；ATE通過(guò)向解碼模塊發(fā)送RESET信號(hào)使解碼模塊內(nèi)部寄存器為初始值。

邏輯判斷模塊可由FPGA產(chǎn)生。主要完成控制、邏輯分析、通信與監(jiān)測(cè)。邏輯判斷模塊通過(guò)串行總線(I2C總線)連接解碼模塊，完成對(duì)解碼模塊寄存器配置；該邏輯判斷模塊對(duì)ATE輸入的命令解碼，負(fù)責(zé)配置解碼模塊的內(nèi)部寄存器，配置信息事先存在其內(nèi)部。邏輯判斷模塊還與功能測(cè)試模塊和ATE相連接，完成對(duì)校驗(yàn)電路的配置和對(duì)測(cè)試結(jié)果的判斷和處理。

其中，邏輯判斷模塊負(fù)責(zé)接收ATE的指令，并根據(jù)指令向解碼模塊發(fā)送配置數(shù)據(jù)。由ATE將測(cè)試指令通過(guò)VXI總線傳給邏輯判斷模塊，該指令經(jīng)邏輯判斷模塊翻譯，以16位2進(jìn)制數(shù)的方式出現(xiàn)。該邏輯判斷模塊將輸入指令碼與預(yù)先存儲(chǔ)的指令碼比較，如果二者一致，則按照該邏輯判斷模塊內(nèi)部預(yù)存的數(shù)據(jù)依次配置解碼模塊的寄存器，配置管腳以串口方式連接。

在本發(fā)明中，邏輯判斷模塊嵌入在FPGA中，主要完成控制、邏輯分析、通信與監(jiān)測(cè)。在該邏輯判斷模塊內(nèi)部設(shè)有一個(gè)8bit的失效點(diǎn)數(shù)計(jì)數(shù)器，用于統(tǒng)計(jì)功能測(cè)試模塊的比較電路發(fā)送的出錯(cuò)的點(diǎn)數(shù)目，出錯(cuò)計(jì)數(shù)范圍是0-255。邏輯判斷模塊還設(shè)有容差值，容差值共n位，由ATE通過(guò)測(cè)試通道提供，對(duì)出錯(cuò)點(diǎn)數(shù)小于容差值的錯(cuò)誤，表示測(cè)試誤差在容忍范圍內(nèi)部，測(cè)試通過(guò)，僅將比較電路的測(cè)試完成信號(hào)置為高；如果超過(guò)容差值時(shí)即可跳出判斷操作，將比較電路的完成信號(hào)置為低，并通知比較電路將失效點(diǎn)數(shù)計(jì)數(shù)器的計(jì)數(shù)值直接返回給ATE。

ATE在接收到失效點(diǎn)計(jì)數(shù)值和測(cè)試結(jié)束標(biāo)識(shí)后，即完成HDMI功能測(cè)試，開(kāi)啟ATE的程控電源單元等單元，實(shí)現(xiàn)對(duì)被測(cè)芯片的交流及直流參數(shù)測(cè)試。

圖5所示是本發(fā)明提供的用于HDMI接口的測(cè)試方法的流程圖，具體包括如下步驟：

S1，從ATE中獲取配置測(cè)試碼(測(cè)試碼A)，按照指定時(shí)序?yàn)榻獯a模塊設(shè)置寄存器。

測(cè)試開(kāi)始后，ATE通過(guò)VXI總線為邏輯判斷模塊發(fā)送16位測(cè)試碼A；邏輯判斷模塊收到測(cè)試碼A后按照指定時(shí)序?yàn)榻獯a模塊設(shè)置寄存器。解碼模塊完成復(fù)位后，對(duì)其工作頻率、工作模式、路徑等靜態(tài)參數(shù)進(jìn)行配置。

S2，當(dāng)解碼模塊寄存器設(shè)置正常時(shí)，邏輯判斷模塊產(chǎn)生測(cè)試數(shù)據(jù)。

按照指定時(shí)序?yàn)榻獯a模塊設(shè)置寄存器完成之后，解碼模塊生成結(jié)束標(biāo)志(附加控制信息)，解碼模塊將結(jié)束標(biāo)志發(fā)送給邏輯判斷模塊，經(jīng)邏輯判斷模塊將該信息返回給ATE；ATE查看信息狀態(tài)是否正確，如果信息狀態(tài)正確則啟動(dòng)邏輯判斷模塊產(chǎn)生測(cè)試數(shù)據(jù)。如果數(shù)據(jù)準(zhǔn)備正常，由邏輯判斷模塊發(fā)出完成標(biāo)識(shí)碼給ATE，并等待ATE的反饋信息。

S3，當(dāng)邏輯判斷模塊接收到啟動(dòng)測(cè)試碼(測(cè)試碼B)時(shí)，將測(cè)試數(shù)據(jù)發(fā)送到被測(cè)器件，被測(cè)器件將產(chǎn)生的HDMI信號(hào)發(fā)送到解碼模塊，解碼模塊將HDMI信號(hào)解碼成低速信號(hào)。

當(dāng)ATE收到的完成標(biāo)識(shí)碼正確時(shí)，啟動(dòng)ATE發(fā)出16位測(cè)試碼B，邏輯判斷模塊發(fā)送待傳輸?shù)臏y(cè)試數(shù)據(jù)給被測(cè)器件，被測(cè)器件接收測(cè)試數(shù)據(jù)，將產(chǎn)生的HDMI信號(hào)發(fā)送到解碼模塊，解碼模塊將接收的HDMI信號(hào)解碼成低速信號(hào)。在本發(fā)明所提供的實(shí)施例中，解碼模塊將被測(cè)HDMI芯片輸出的RGB視頻數(shù)據(jù)數(shù)字信號(hào)(HDMI信號(hào))，有效的轉(zhuǎn)換接收并提供標(biāo)準(zhǔn)或高清格式，選取24位RGB作為解碼出的數(shù)據(jù)傳送到功能測(cè)試模塊。

S4，解碼模塊將解碼的低速信號(hào)發(fā)送到功能測(cè)試模塊，進(jìn)行測(cè)試操作，并將產(chǎn)生的結(jié)果與預(yù)存的理論運(yùn)行結(jié)果進(jìn)行比較，得出測(cè)試結(jié)果。

解碼模塊將解碼的低速信號(hào)發(fā)送到功能測(cè)試模塊的數(shù)據(jù)分配電路，由內(nèi)部的數(shù)據(jù)分配電路采用24bit的4:4:4格式，將24位解碼出的RGB數(shù)據(jù)以8位為一組的方式傳輸給模式選擇電路，其解碼出的R、G、B數(shù)據(jù)中R[7:0]G[7:0]和B[7:0]各占8位。該數(shù)據(jù)和測(cè)試數(shù)據(jù)同時(shí)送入模式選擇電路。

模式選擇電路為1個(gè)2選1電路和1個(gè)4路輸出選擇器，分別用于選擇校驗(yàn)?zāi)Ｊ胶托ｒ?yàn)通道數(shù)。其中2選1電路決定校驗(yàn)方式，測(cè)試模式選擇根據(jù)需要可使用奇偶校驗(yàn)和循環(huán)冗余校驗(yàn)兩種校驗(yàn)?zāi)Ｊ剑?路輸出選擇器可選擇對(duì)R、G、B的某一路或幾路共同校驗(yàn)，當(dāng)模式選擇位為0，校驗(yàn)R[7:0]；當(dāng)模式選擇位為1，校驗(yàn)G[7:0]；當(dāng)模式選擇位為2，校驗(yàn)B[7:0]；當(dāng)模式選擇位為3，校驗(yàn)全部3路。

模式選擇電路的輸出端連接校驗(yàn)電路，校驗(yàn)電路包含3路奇偶校驗(yàn)校驗(yàn)或循環(huán)冗余校驗(yàn)，由多路選擇電路選擇使用以上哪種校驗(yàn)電路。

校驗(yàn)電路在收到模式選擇電路發(fā)送的數(shù)據(jù)后立刻進(jìn)行奇偶校驗(yàn)或循環(huán)冗余校驗(yàn)，所有校驗(yàn)操作均在校驗(yàn)電路的FPGA內(nèi)部完成。校驗(yàn)完畢后輸出完成信號(hào)和校驗(yàn)值，通過(guò)比較使能信號(hào)通知后續(xù)的比較電路進(jìn)行比較。

比較電路與FPGA結(jié)果存儲(chǔ)器相連，該存儲(chǔ)器內(nèi)存有事先計(jì)算好的校驗(yàn)信息，比較電路用于將接收的各校驗(yàn)電路的輸出值與預(yù)先保存在結(jié)果存儲(chǔ)器中的理論值進(jìn)行比較，得出測(cè)試結(jié)果。其中，將產(chǎn)生的結(jié)果與預(yù)存的理論運(yùn)行結(jié)果進(jìn)行比較，得出測(cè)試結(jié)果，具體包括如下步驟：

S41，當(dāng)校驗(yàn)電路未能按時(shí)發(fā)送校驗(yàn)完成信號(hào)時(shí)，比較電路將測(cè)試完成信號(hào)置低，發(fā)送給ATE，測(cè)試失敗。

S42，當(dāng)校驗(yàn)電路按時(shí)發(fā)送校驗(yàn)完成信號(hào)時(shí)，將各路校驗(yàn)電路的輸出值與預(yù)存的理論運(yùn)行結(jié)果進(jìn)行比較，當(dāng)二者不同時(shí)，啟動(dòng)內(nèi)部計(jì)數(shù)器完成加1操作。

S43，重復(fù)步驟S42，直至解碼的低速信號(hào)全部操作完成，將內(nèi)部計(jì)數(shù)器計(jì)數(shù)值發(fā)送到邏輯判斷模塊。

S44，邏輯判斷模塊將內(nèi)部計(jì)數(shù)器計(jì)數(shù)值與ATE給定的容差值進(jìn)行比較，當(dāng)內(nèi)部計(jì)數(shù)器計(jì)數(shù)值小于容差值時(shí)，表示測(cè)試誤差在容忍范圍內(nèi)部，測(cè)試通過(guò)，僅將比較電路的測(cè)試完成信號(hào)置為高，將測(cè)試成功的信息發(fā)送給ATE；當(dāng)內(nèi)部計(jì)數(shù)器計(jì)數(shù)值大于等于容差值時(shí)，即可跳出判斷操作，將比較電路的完成信號(hào)置為低，并通知比較電路將內(nèi)部計(jì)數(shù)器計(jì)數(shù)值直接返回給ATE。

綜上所述，本發(fā)明所提供的用于HDMI接口的測(cè)試裝置及方法，用于當(dāng)集成電路測(cè)試儀無(wú)法完成高速信號(hào)測(cè)試時(shí)，利用專(zhuān)門(mén)的解碼電路(解碼模塊)，將高速的HDMI信號(hào)解碼為低速信號(hào)，按照預(yù)設(shè)要求將解碼出的低速信號(hào)進(jìn)行校驗(yàn)和比較，并將比較結(jié)果送到集成電路測(cè)試儀(簡(jiǎn)稱ATE)處理。該方法在高速信號(hào)測(cè)試中降低了ATE的負(fù)擔(dān)，使ATE只需完成與被測(cè)芯片接口通信和輔助模塊管理功能，所有其他測(cè)試均由本方案提出的電路產(chǎn)生，具有信號(hào)實(shí)時(shí)測(cè)試的特性，速度快，可靠性高。利用本發(fā)明所提供的用于HDMI接口的測(cè)試裝置及方法，解決了HDMI高速信號(hào)測(cè)試的難題，測(cè)試穩(wěn)定可靠，測(cè)試效率較高。

上面對(duì)本發(fā)明所提供的用于HDMI接口的測(cè)試裝置及測(cè)試方法進(jìn)行了詳細(xì)的說(shuō)明。對(duì)本領(lǐng)域的一般技術(shù)人員而言，在不背離本發(fā)明實(shí)質(zhì)精神的前提下對(duì)它所做的任何顯而易見(jiàn)的改動(dòng)，都將構(gòu)成對(duì)本發(fā)明專(zhuān)利權(quán)的侵犯，將承擔(dān)相應(yīng)的法律責(zé)任。