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      帶輸出延遲自動(dòng)補(bǔ)償?shù)腟T多模光纖接口智能板件的制作方法

      文檔序號:12409596閱讀:403來源:國知局

      本實(shí)用新型屬于配電自動(dòng)化中同步時(shí)鐘的智能輸出板,更具體涉及一種帶輸出延遲自動(dòng)補(bǔ)償?shù)腟T多模光纖接口智能板件。



      背景技術(shù):

      智能電網(wǎng)是建立在集成的、高速雙向通信網(wǎng)絡(luò)的基礎(chǔ)上,采用先進(jìn)的傳感和測量技術(shù)、先進(jìn)的設(shè)備技術(shù)、先進(jìn)的控制方法以及先進(jìn)的決策支持系統(tǒng)技術(shù)的應(yīng)用,通過清晰的邏輯時(shí)序是實(shí)現(xiàn)電網(wǎng)的可靠、安全、經(jīng)濟(jì)、高效、環(huán)境友好和使用安全前提必要條件。目前同步時(shí)鐘用的ST多模光纖接口輸出板功能單一,只有輸出端口,沒有接收端口,因此決定僅僅只能輸出信號,卻無法對輸出信號進(jìn)行自檢,因此就不能保證到達(dá)被授時(shí)設(shè)備信號的時(shí)間準(zhǔn)確度。



      技術(shù)實(shí)現(xiàn)要素:

      為了解決上述一個(gè)或多個(gè)技術(shù)問題,本實(shí)用新型提供一種帶輸出延遲自動(dòng)補(bǔ)償?shù)腟T多模光纖接口智能板件,此板件為ST多模光纖全雙工接口,可以自動(dòng)補(bǔ)償信號傳輸路徑延遲且傳輸距離較長。

      本實(shí)用新型的技術(shù)方案如下:

      帶輸出延遲自動(dòng)補(bǔ)償?shù)腟T多模光纖接口智能板件,包括FPGA芯片和多模光纖頭,所述多模光纖頭包括多模光纖發(fā)送頭和多模光纖接收頭,所述FPGA芯片分別與多模光纖發(fā)送頭和多模光纖接收頭連接,所述FPGA芯片上設(shè)有EPT端子。

      其有益效果為:FPGA芯片負(fù)責(zé)板件的信號處理,EPT端子負(fù)責(zé)和同步時(shí)鐘的CPU板插件進(jìn)行通訊,多模光纖發(fā)送頭負(fù)責(zé)將TTL電平轉(zhuǎn)換為光信號,并發(fā)送出去,多模光纖接收頭負(fù)責(zé)接收光信號,并轉(zhuǎn)換為TTL信號。

      EPT端子通過和同步時(shí)鐘裝置的總線板連接,和同步時(shí)鐘裝置的CPU板進(jìn)行通訊,EPT端子接收來自同步時(shí)鐘裝置的CPU板的基準(zhǔn)時(shí)間信號后,將基準(zhǔn)時(shí)間信號傳輸給FPGA芯片,F(xiàn)PGA芯片接收到基準(zhǔn)時(shí)間信號后,對多模光纖發(fā)送頭發(fā)送基準(zhǔn)時(shí)間信號,并記下時(shí)間戳,為T1,多模光纖發(fā)送頭將基準(zhǔn)時(shí)間信號由TTL電平轉(zhuǎn)換光信號后,并向外發(fā)送基準(zhǔn)時(shí)間信號?;鶞?zhǔn)時(shí)間信號被發(fā)送至授時(shí)設(shè)備,基準(zhǔn)時(shí)間信號達(dá)到授時(shí)設(shè)備的時(shí)間記為Ta,經(jīng)過被授時(shí)設(shè)備放大后回到多模光纖接收頭,多模光纖接收頭將基準(zhǔn)時(shí)間信號由光信號轉(zhuǎn)換為TTL電平,并返回至FPGA芯片,F(xiàn)PGA芯片記下基準(zhǔn)時(shí)間信號返回時(shí)的時(shí)間戳為T2,則傳輸路徑延遲為(T2-T1)/2,為T3。FPGA芯片通過融合時(shí)間濾波短發(fā)補(bǔ)償T3后,就可以使得Ta和T1保持一致,從而達(dá)到補(bǔ)償基準(zhǔn)時(shí)間信號在傳輸路徑上的延遲時(shí)間。

      在一些實(shí)施方式中,還包括電源模塊,所述電源模塊分別與FPGA芯片和多模光纖頭連接。

      其有益效果為:電源模塊負(fù)責(zé)為板件提供電源,電源模塊的控制芯片為MAX1951,輸入電壓為DC24V,經(jīng)過DC-DC電路產(chǎn)生DC3.3V和DC5V,DC3.3V為FPGA芯片供電,DC5V為多模光纖頭供電。

      在一些實(shí)施方式中,所述FPGA芯片、EPT端子、電源模塊、多模光纖發(fā)送頭和多模光纖接收頭均設(shè)置在板件本體上,所述板件本體上設(shè)有安裝孔。

      其有益效果為:通過安裝孔安裝用于和機(jī)箱連接的安裝塊。

      附圖說明

      圖1是本實(shí)用新型一實(shí)施方式的帶輸出延遲自動(dòng)補(bǔ)償?shù)腟T多模光纖接口智能板件的結(jié)構(gòu)示意圖。

      圖中數(shù)字所表示的相應(yīng)部件的名稱:

      1.FPGA芯片、11.EPT端子、2.多模光纖頭、21.多模光纖發(fā)送頭、22.多模光纖接收頭、3.電源模塊、4.板件本體、41.安裝孔。

      具體實(shí)施方式

      如圖1所示,本實(shí)用新型提供一種帶輸出延遲自動(dòng)補(bǔ)償?shù)腟T多模光纖接口智能板件,包括FPGA芯片1和多模光纖頭2。多模光纖頭2包括多模光纖發(fā)送頭21和多模光纖接收頭22。FPGA芯片1分別與多模光纖發(fā)送頭21和多模光纖接收頭22連接。FPGA芯片1上設(shè)有EPT端子11。

      FPGA芯片1負(fù)責(zé)板件的信號處理,EPT端子11負(fù)責(zé)和同步時(shí)鐘的CPU板插件進(jìn)行通訊,多模光纖發(fā)送頭21負(fù)責(zé)將TTL電平轉(zhuǎn)換為光信號,并發(fā)送出去,多模光纖接收頭22負(fù)責(zé)接收光信號,并轉(zhuǎn)換為TTL信號。

      EPT端子11通過和同步時(shí)鐘裝置的總線板連接,和同步時(shí)鐘裝置的CPU板進(jìn)行通訊,EPT端子11接收來自同步時(shí)鐘裝置的CPU板的基準(zhǔn)時(shí)間信號后,將基準(zhǔn)時(shí)間信號傳輸給FPGA芯片1,F(xiàn)PGA芯片1接收到基準(zhǔn)時(shí)間信號后,對多模光纖發(fā)送頭21發(fā)送基準(zhǔn)時(shí)間信號,并記下時(shí)間戳,為T1,多模光纖發(fā)送頭21將基準(zhǔn)時(shí)間信號由TTL電平轉(zhuǎn)換光信號后,并向外發(fā)送基準(zhǔn)時(shí)間信號?;鶞?zhǔn)時(shí)間信號被發(fā)送至授時(shí)設(shè)備,基準(zhǔn)時(shí)間信號達(dá)到授時(shí)設(shè)備的時(shí)間記為Ta,經(jīng)過被授時(shí)設(shè)備放大后回到多模光纖接收頭22,多模光纖接收頭22將基準(zhǔn)時(shí)間信號由光信號轉(zhuǎn)換為TTL電平,并返回至FPGA芯片1,F(xiàn)PGA芯片1記下基準(zhǔn)時(shí)間信號返回時(shí)的時(shí)間戳為T2,則傳輸路徑延遲為(T2-T1)/2,為T3。FPGA芯片1通過融合時(shí)間濾波短發(fā)補(bǔ)償T3后,就可以使得Ta和T1保持一致,從而達(dá)到補(bǔ)償基準(zhǔn)時(shí)間信號在傳輸路徑上的延遲時(shí)間。

      在本實(shí)施方式中,還包括電源模塊3,電源模塊3分別與FPGA芯片1和多模光纖頭2連接。電源模塊3負(fù)責(zé)為板件提供電源,電源模塊3的控制芯片為MAX1951,輸入電壓為DC24V,經(jīng)過DC-DC電路產(chǎn)生DC3.3V和DC5V,DC3.3V為FPGA芯片1供電,DC5V為多模光纖頭2供電。FPGA芯片1、EPT端子11、電源模塊2、多模光纖發(fā)送頭21和多模光纖接收頭22均設(shè)置在板件本體4上,板件本體4上設(shè)有安裝孔41。通過安裝孔41安裝用于和機(jī)箱連接的安裝塊。

      以上的僅是本實(shí)用新型的一些實(shí)施方式,對于本領(lǐng)域普通技術(shù)人員來講,在不付出創(chuàng)造性勞動(dòng)的前提下,還可以做出若干變形和改進(jìn),這些都屬于本實(shí)用新型的保護(hù)范圍。

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