本實(shí)用新型涉及視頻信號(hào)處理技術(shù)領(lǐng)域，具體的涉及一種跟蹤器硬件平臺(tái)。

背景技術(shù)：

隨著工業(yè)化水平和科學(xué)技術(shù)的不斷發(fā)展，人們可能過(guò)視頻跟蹤系統(tǒng)實(shí)現(xiàn)對(duì)現(xiàn)場(chǎng)的遠(yuǎn)程實(shí)時(shí)監(jiān)控。在視頻跟蹤系統(tǒng)中，對(duì)視頻信號(hào)的連續(xù)采集、貯存和發(fā)析是其核心技術(shù)?，F(xiàn)有技術(shù)中一般是都過(guò)ARM、DSP來(lái)實(shí)現(xiàn)的，但隨著各種視頻質(zhì)量的不斷提高、壓縮格式的不斷改進(jìn)，對(duì)圖像數(shù)據(jù)處理的運(yùn)算速度也來(lái)斷提高，現(xiàn)有技術(shù)就其實(shí)時(shí)性、并形性和穩(wěn)定性，都無(wú)法滿足需求。

技術(shù)實(shí)現(xiàn)要素：

針對(duì)上述現(xiàn)有技術(shù)存在的問(wèn)題，本實(shí)用新型在現(xiàn)有技術(shù)基礎(chǔ)之上作進(jìn)一步改進(jìn)，本實(shí)用新型涉及一種跟蹤器硬件平臺(tái)，本實(shí)用新型結(jié)合了DSP和FPGA的優(yōu)勢(shì)，能夠完成對(duì)數(shù)字視頻信號(hào)的連續(xù)采集、儲(chǔ)存和分析，而且其速度快、易于調(diào)試、成本較低。

本實(shí)用新型通過(guò)以下技術(shù)方案實(shí)現(xiàn)上述實(shí)用新型目的。

一種跟蹤器硬件平臺(tái)，包括底板和子板，所述底板上設(shè)置有電源插座、排針雙口、DSP和FPGA，所述電源插座輸入+5V電壓，電源插座功率小于20W，所述DSP為TI公司的TMS320C6201芯片，所述FPGA為Xilinx公司的XC5VSX95T芯片，所述排針雙口和DSP均與FPGA通信連接，所述子板上設(shè)置有網(wǎng)口PHY芯片，用于與DSP的GMII接口通信，所述子板與底板之間通過(guò)一組TOLC/SOLC通信，所述底板和子板上還分別設(shè)置有一組CAMERALINK接口，底板上的CAMERALINK接口與FPGA通信，子板上的CAMERALINK接口與SOLC通信。

本實(shí)用新型結(jié)合了DSP和FPGA的優(yōu)勢(shì)，其中DSP選用TI公司的TMS320C6201芯片，該芯片具有大容量的片內(nèi)存儲(chǔ)器和大范圍的尋址能力，很適用于數(shù)字音頻采集和儲(chǔ)存。FPGA選用Xilinx公司的XC5VSX95T芯片，功耗小，成本低，調(diào)試較為方便。排針雙口便于不同路數(shù)據(jù)儲(chǔ)存?zhèn)鬏?，視頻信號(hào)經(jīng)CAMERALINK接口輸入子板和底板，提高了本實(shí)用新型的通用性。子板上設(shè)置由網(wǎng)口PHY芯片，底板與子板之間由TOLC/SOLC，使本實(shí)用新型對(duì)外傳輸速度快。

進(jìn)一步的，所述DSP外接8片DDR3芯片，每4片為一組，每組內(nèi)存共512MB，保障本實(shí)用新型的儲(chǔ)存能力。

進(jìn)一步的，所述DSP的GPMC總線外接一片2Gb的NandFlash芯片，所述2Gb的NandFlash芯片的型號(hào)為K9F2G08U0B-PIBO。

進(jìn)一步的，所述DSP的SPI上接有一片SPI接口的Eeprom，作為DSP代碼啟動(dòng)，設(shè)計(jì)時(shí)采用開(kāi)發(fā)板型號(hào)，方便調(diào)試，不用更改驅(qū)動(dòng)，DSP的I2C上接有一片I2C0接口的Eeprom，容量256Kb，設(shè)計(jì)時(shí)采用開(kāi)發(fā)板型號(hào)，I2C1不用。

進(jìn)一步的，所述DSP的EMAC0經(jīng)連接器與子板上的網(wǎng)絡(luò)PHY芯片連接。

進(jìn)一步的，所述DSP的Video0的輸入/輸出總線、Video1的輸入/輸出總線均連接到FPGA，DSP的PCIE總線連接FPGA的高速接口，DSP的GPMC總線連接FPGA的IO口，DSP的至少一個(gè)GPIO線連到FPGA的IO口。

進(jìn)一步的，所述FPGA外掛一片RS232電平芯片后連接排針雙口的一個(gè)排針串口，F(xiàn)PGA外掛一片RS422電平芯片后連接排針雙口的另一個(gè)排針串口。

進(jìn)一步的，還包括27MHz晶振、32.768KHz晶振、25MHz晶振以及50MHz晶振，其中，27MHz晶振為DSP的DEV_MXI、DEV_MXO提供時(shí)鐘，其原因?yàn)镈SP要求時(shí)鐘幅度為1.8V，如果用晶振則需加降幅芯片。其中，32.768KHz晶振，經(jīng)電阻后為DSP的RTC時(shí)鐘腳CLKIN32提供時(shí)鐘，25MHz晶振經(jīng)時(shí)鐘芯片倍頻后為DSP的PCIE時(shí)鐘Serdes_clk和FPGA的高速接口提供時(shí)鐘，實(shí)現(xiàn)PCIE通信，50MHz晶振，經(jīng)時(shí)鐘芯片為FPGA提供時(shí)鐘。

本實(shí)用新型與現(xiàn)有技術(shù)相比，至少具有以下益效果：

本實(shí)用新型結(jié)合了DSP和FPGA的優(yōu)勢(shì)，能夠完成對(duì)數(shù)字視頻信號(hào)的連續(xù)采集、儲(chǔ)存和分析，而且其速度快、易于調(diào)試、成本較低。DSP的SPI上接有一片SPI接口的Eeprom，作為DSP代碼啟動(dòng)，設(shè)計(jì)時(shí)采用開(kāi)發(fā)板型號(hào)，方便調(diào)試，不用更改驅(qū)動(dòng)。

附圖說(shuō)明

此處所說(shuō)明的附圖用來(lái)提供對(duì)本實(shí)用新型實(shí)施例的進(jìn)一步理解，構(gòu)成本申請(qǐng)的一部分，并不構(gòu)成對(duì)本實(shí)用新型實(shí)施例的限定。在附圖中：

圖1為本實(shí)用新型的原理框圖；

圖2為本實(shí)用新型的時(shí)鐘分配示意圖。

具體實(shí)施方式

為使本實(shí)用新型的目的、技術(shù)方案和優(yōu)點(diǎn)更加清楚明白，下面結(jié)合實(shí)施例和附圖，對(duì)本實(shí)用新型作進(jìn)一步的詳細(xì)說(shuō)明，本實(shí)用新型的示意性實(shí)施方式及其說(shuō)明僅用于解釋本實(shí)用新型，并不作為對(duì)本實(shí)用新型的限定。

實(shí)施例1：

如圖1所示，一種跟蹤器硬件平臺(tái)，包括底板和子板，底板上設(shè)置有電源插座、排針雙口、DSP和FPGA，電源插座輸入+5V電壓，電源插座功率小于20W， DSP為TI公司的TMS320C6201芯片， FPGA為Xilinx公司的XC5VSX95T芯片，排針雙口和DSP均與FPGA通信連接，子板上設(shè)置有網(wǎng)口PHY芯片，用于與DSP的GMII接口通信，子板與底板之間通過(guò)一組TOLC/SOLC通信，底板和子板上還分別設(shè)置有一組CAMERALINK接口，底板上的CAMERALINK接口與FPGA通信，子板上的CAMERALINK接口與SOLC通信。

本實(shí)用新型結(jié)合了DSP和FPGA的優(yōu)勢(shì)，其中DSP選用TI公司的TMS320C6201芯片，該芯片具有大容量的片內(nèi)存儲(chǔ)器和大范圍的尋址能力，很適用于數(shù)字音頻采集和儲(chǔ)存。FPGA選用Xilinx公司的XC5VSX95T芯片，功耗小，成本低，調(diào)試較為方便。排針雙口便于不同路數(shù)據(jù)儲(chǔ)存?zhèn)鬏敚曨l信號(hào)經(jīng)CAMERALINK接口輸入子板和底板，提高了本實(shí)用新型的通用性。子板上設(shè)置由網(wǎng)口PHY芯片，底板與子板之間由TOLC/SOLC，使本實(shí)用新型對(duì)外傳輸速度快。

實(shí)施例2：

本實(shí)施例是在上述實(shí)施例基礎(chǔ)上做的進(jìn)一步改進(jìn)，如圖1所示，在本實(shí)施例中， DSP外接8片DDR3芯片，每4片為一組，每組內(nèi)存共512MB，保障本實(shí)用新型的儲(chǔ)存能力。DSP的GPMC總線外接一片2Gb的NandFlash芯片，所述2Gb的NandFlash芯片的型號(hào)為K9F2G08U0B-PIBO。DSP的SPI上接有一片SPI接口的Eeprom，作為DSP代碼啟動(dòng)，設(shè)計(jì)時(shí)采用開(kāi)發(fā)板型號(hào)，方便調(diào)試，不用更改驅(qū)動(dòng)，DSP的I2C上接有一片I2C0接口的Eeprom，容量256Kb，設(shè)計(jì)時(shí)采用開(kāi)發(fā)板型號(hào)，I2C1不用。

實(shí)施例3：

本實(shí)施例是在上述實(shí)施例基礎(chǔ)上做的進(jìn)一步改進(jìn)，如圖1所示，在本實(shí)施例中， DSP的EMAC0經(jīng)連接器與子板上的網(wǎng)絡(luò)PHY芯片連接。DSP的Video0的輸入/輸出總線、Video1的輸入/輸出總線均連接到FPGA，DSP的PCIE總線連接FPGA的高速接口，DSP的GPMC總線連接FPGA的IO口，DSP的至少一個(gè)GPIO線連到FPGA的IO口。FPGA外掛一片RS232電平芯片后連接排針雙口的一個(gè)排針串口，F(xiàn)PGA外掛一片RS422電平芯片后連接排針雙口的另一個(gè)排針串口。

實(shí)施例4：

本實(shí)施例是在上述實(shí)施例基礎(chǔ)上做的進(jìn)一步改進(jìn)，如圖1所示，在本實(shí)施例中，本實(shí)用新型還板載有27MHz晶振、32.768KHz晶振、25MHz晶振以及50MHz晶振，其中，27MHz晶振為DSP的DEV_MXI、DEV_MXO提供時(shí)鐘，其原因?yàn)镈SP要求時(shí)鐘幅度為1.8V，如果用晶振則需加降幅芯片。其中，32.768KHz晶振，經(jīng)電阻后為DSP的RTC時(shí)鐘腳CLKIN32提供時(shí)鐘，25MHz晶振經(jīng)時(shí)鐘芯片倍頻后為DSP的PCIE時(shí)鐘Serdes_clk和FPGA的高速接口提供時(shí)鐘，實(shí)現(xiàn)PCIE通信，50MHz晶振，經(jīng)時(shí)鐘芯片為FPGA提供時(shí)鐘。

如上所述，可較好的實(shí)施本實(shí)用新型。