本實(shí)用新型涉及線陣CCD的數(shù)據(jù)采集電路，特別是涉及一種線陣CCD驅(qū)動(dòng)及高速數(shù)據(jù)采集電路。

背景技術(shù)：

CCD(charge coupled device)電荷耦合器件是一種新型半導(dǎo)體集成光電器件，其中線陣CCD具有分辨率高，穩(wěn)定性好，價(jià)格低等優(yōu)點(diǎn)，是工業(yè)測量的常用器件。

一般而言，線陣CCD的像素越高，一次掃描的數(shù)據(jù)量就越大；CCD的光學(xué)響應(yīng)越靈敏，其曝光時(shí)間就越短，需要的驅(qū)動(dòng)頻率就越高，因此需要的數(shù)據(jù)采集速度就越高，而一般的微處理器往往無法實(shí)現(xiàn)。

目前為了實(shí)現(xiàn)高像素線陣CCD的數(shù)據(jù)采集，一般采用RAM器件或FIFO器件等高速存儲(chǔ)器件作為緩沖，線陣CCD的信號(hào)經(jīng)AD轉(zhuǎn)換后，首先以較高的速度存儲(chǔ)到高速存儲(chǔ)器件中，然后微處理器再從存儲(chǔ)器件中讀出數(shù)據(jù)進(jìn)行處理。采用這種方法存在兩個(gè)問題：

1、數(shù)據(jù)必須先緩存到高速存儲(chǔ)器中，無法進(jìn)行實(shí)時(shí)的數(shù)據(jù)讀取和數(shù)據(jù)處理，當(dāng)需要進(jìn)行連續(xù)多次曝光時(shí)，就可能造成數(shù)據(jù)丟失。

2、增加了存儲(chǔ)器件，降低了電路的緊湊性，也增加了成本。

技術(shù)實(shí)現(xiàn)要素：

本實(shí)用新型針對(duì)上述現(xiàn)有技術(shù)存在的問題，提出了一種線陣CCD的驅(qū)動(dòng)及高速數(shù)據(jù)采集電路，能實(shí)現(xiàn)線陣CCD的數(shù)據(jù)輸出、AD芯片的數(shù)據(jù)轉(zhuǎn)換和微處理器的數(shù)據(jù)讀取精確同步，同時(shí)實(shí)現(xiàn)AD芯片數(shù)據(jù)轉(zhuǎn)換的高速實(shí)時(shí)讀取以及實(shí)時(shí)簡單的數(shù)據(jù)處理。

為了實(shí)現(xiàn)以上目的，本實(shí)用新型的技術(shù)方案如下：

一種CCD驅(qū)動(dòng)及高速數(shù)據(jù)采集電路，包括：微處理器電路、CPLD電路、線陣CCD電路和AD電路，其中：

所述微處理器電路的輸出端與所述CPLD電路的輸入端連接，CPLD電路的輸出端與所述線陣CCD電路的輸入端連接，線陣CCD電路的輸出端與所述AD電路的輸入端連接，AD電路的輸出端與微處理器電路輸入端連接，且所述CPLD電路的輸出端與AD電路的輸入端及微處理器電路的輸入端連接。

所述的CCD驅(qū)動(dòng)及高速數(shù)據(jù)采集電路還包括信號(hào)調(diào)理電路，其中信號(hào)調(diào)理電路的的輸入端與線陣CCD電路的輸出端連接，其輸出端與所述AD電路的輸入端連接。

所述微處理電路為U1芯片，所述的U1芯片為LPC175x系列的ARM芯片。

所述的AD電路包括U3芯片和外圍電路，所述外圍電路與U3芯片對(duì)應(yīng)功能的管腳連接，所述的U3芯片為AD9220高速模數(shù)芯片。

所述的CPLD電路為U2芯片和晶振電路，所述晶振電路與U2芯片對(duì)應(yīng)功能的管腳連接，所述的U2芯片為MAX7000或MAX7000S系列的CPLD芯片。

本實(shí)用新型的優(yōu)點(diǎn)為：

本實(shí)用新型采用CPLD芯片產(chǎn)生CCD驅(qū)動(dòng)時(shí)序，同時(shí)產(chǎn)生AD控制信號(hào)和微處理器數(shù)據(jù)采集信號(hào)，實(shí)現(xiàn)了CCD的數(shù)據(jù)輸出、AD芯片的數(shù)據(jù)轉(zhuǎn)換和微處理器的數(shù)據(jù)讀取精確同步；采用高速的LPC175x系列ARM芯片作為微處理器，采用并行口輸出的高速AD芯片AD9220進(jìn)行AD數(shù)據(jù)轉(zhuǎn)換，AD芯片的數(shù)據(jù)輸出不經(jīng)過緩存器件，而是通過并行口直接連接到ARM芯片的并行輸入口，實(shí)現(xiàn)了AD數(shù)據(jù)轉(zhuǎn)換的高速實(shí)時(shí)讀取，并可實(shí)時(shí)進(jìn)行簡單的數(shù)據(jù)處理，實(shí)現(xiàn)連續(xù)多次曝光。同時(shí)本實(shí)用新型具有體積小，結(jié)構(gòu)緊湊的優(yōu)點(diǎn)。

附圖說明

圖1為本實(shí)用新型的電路示意圖。

具體實(shí)施方式

下面結(jié)合附圖，對(duì)優(yōu)選實(shí)施例作詳細(xì)說明。應(yīng)該強(qiáng)調(diào)的是，下述說明僅僅是示例性的，而不是為了限制本實(shí)用新型的范圍及其應(yīng)用。

本實(shí)用新型采用CPLD電路產(chǎn)生CCD驅(qū)動(dòng)時(shí)序，同時(shí)產(chǎn)生AD電路的控制信號(hào)和微處理器電路的采樣中斷信號(hào)，實(shí)現(xiàn)了CCD的數(shù)據(jù)輸出、AD電路的數(shù)據(jù)轉(zhuǎn)換和微處理器的數(shù)據(jù)讀取精確同步。AD電路的數(shù)據(jù)輸出不經(jīng)過緩存器件，而是通過并行口直接連接到微處理電路的并行輸入口，實(shí)現(xiàn)AD電路轉(zhuǎn)換數(shù)據(jù)的高速實(shí)時(shí)讀取，并可實(shí)時(shí)進(jìn)行簡單的數(shù)據(jù)處理。

如圖1所示，一種CCD驅(qū)動(dòng)及高速數(shù)據(jù)采集電路，包括：微處理器電路、CPLD電路、線陣CCD電路和AD電路。微處理器電路與CPLD電路相連接，以微處理電路控制CPLD電路的啟動(dòng)和CPLD電路將采樣中斷信號(hào)傳輸給微處理器；CPLD電路的輸出端與線陣CCD電路的輸入端連接，以CPLD電路驅(qū)動(dòng)線陣CCD電路；CPLD電路的輸出端與AD電路輸入端連接，以CPLD電路將其產(chǎn)生的ADCLK控制信號(hào)傳輸給AD電路；所述線陣CCD電路通過AD電路與微處理器電路連接，以微處理電路讀取并處理線陣CCD電路采集的數(shù)據(jù)。所述的CCD驅(qū)動(dòng)及高速數(shù)據(jù)采集電路還包括信號(hào)調(diào)理電路，其中信號(hào)調(diào)理電路的輸入端與線陣CCD電路的輸出端連接，其輸出端與所述AD電路的輸入端連接。

優(yōu)選的，所述微處理電路為U1芯片，所述的U1芯片為LPC175x系列的ARM芯片；所述的AD電路包括U3芯片和外圍電路，所述外圍電路與U3芯片對(duì)應(yīng)功能的管腳連接，所述的U3芯片為AD9220高速模數(shù)芯片；所述的CPLD電路包括U2芯片和晶振電路，所述晶振電路與U2芯片對(duì)應(yīng)功能的管腳連接，所述的U2芯片為MAX7000或MAX7000S系列的CPLD芯片。具體的，U1芯片的第44引腳連接到U2芯片的第43引腳，U3芯片的輸出引腳OTR和D1～D12與U1芯片的并行輸入口引腳連接。U2芯片的輸出引腳與線陣CCD電路的輸入引腳連接，U2芯片的輸出引腳同時(shí)還連接U1芯片的第41引腳(即中斷輸入引腳)和U3芯片的控制輸入端。

本實(shí)用新型CCD驅(qū)動(dòng)及高速數(shù)據(jù)采集電路的工作原理為：

微處理電路(本實(shí)施例為U1芯片)產(chǎn)生START信號(hào)，啟動(dòng)一次數(shù)據(jù)讀取流程，U2芯片收到該信號(hào)后，在第12～15腳產(chǎn)生線陣CCD電路的驅(qū)動(dòng)時(shí)序，在第11腳產(chǎn)生AD電路的控制信號(hào)ADCLK，在第42腳產(chǎn)生微處理器電路(本實(shí)施例為U1芯片)的采樣中斷信號(hào)，以實(shí)現(xiàn)精確同步線陣CCD電路的數(shù)據(jù)移出、AD電路的數(shù)據(jù)轉(zhuǎn)換以及其數(shù)據(jù)的讀取。線陣CCD電路被驅(qū)動(dòng)后，將接收到的數(shù)據(jù)信號(hào)傳輸給AD電路(本實(shí)施例中為U3芯片)，U1芯片在收到所述的采樣中斷信號(hào)后立即讀取U3芯片轉(zhuǎn)換的數(shù)據(jù)，并進(jìn)行簡單的處理和存儲(chǔ)。

以上所述，僅為本實(shí)用新型較佳的具體實(shí)施方式，但本實(shí)用新型的保護(hù)范圍并不局限于此，任何熟悉本技術(shù)領(lǐng)域的技術(shù)人員在本實(shí)用新型揭露的技術(shù)范圍內(nèi)，可輕易想到的變化或替換，都應(yīng)涵蓋在本實(shí)用新型的保護(hù)范圍之內(nèi)。