本實(shí)用新型涉及地震勘探
技術(shù)領(lǐng)域：
，特別涉及一種基于以太網(wǎng)物理層芯片速率連續(xù)可變的收發(fā)器。
背景技術(shù)：
：目前，在地震物理勘探領(lǐng)域中，最常用的儀器是地震儀，隨著地震儀采集道數(shù)的不斷增加，數(shù)據(jù)的傳輸方法也在不斷的改進(jìn)。傳統(tǒng)的數(shù)據(jù)傳輸方法主要包括低速串行傳輸和高速串行傳輸。但是這兩種傳統(tǒng)的數(shù)據(jù)傳輸方法均不能同時(shí)滿足高速傳輸和低速傳輸?shù)男枰?，因此，技術(shù)人員在公開(kāi)號(hào)為CN102692642A的專利文獻(xiàn)中提出了基于以太網(wǎng)物理層收發(fā)器的數(shù)據(jù)傳輸方案，該方案可以根據(jù)數(shù)據(jù)傳輸需要選擇10Mbps、100Mbps、1000Mbps之一作為工作頻點(diǎn)。但是這種數(shù)據(jù)傳輸方案仍具有較為嚴(yán)重的缺陷在于其工作頻率無(wú)法連續(xù)可調(diào)。在實(shí)際應(yīng)用中，這就帶來(lái)了一系列的問(wèn)題：一是，假如一條測(cè)線上最大數(shù)據(jù)傳輸速率是16Mbps，傳統(tǒng)的RS485可以直接調(diào)到此頻點(diǎn)傳輸，而使用以太網(wǎng)物理層收發(fā)器則只能采用100Mbps的模式，而在地震儀的兩個(gè)采集站之間的電纜可以長(zhǎng)達(dá)200米甚至更長(zhǎng)，這樣長(zhǎng)的電纜如果要求工作在100Mbps以下，對(duì)電纜品質(zhì)的要求非常的高，增大了使用成本。二是，現(xiàn)有的以太網(wǎng)物理層收發(fā)器的數(shù)據(jù)傳輸方案必須通過(guò)FPGA和CPU配合來(lái)完成數(shù)據(jù)傳輸，CPU用來(lái)完成對(duì)PHY的工作模式的配置，但是使用CPU后，極大的增加了系統(tǒng)的復(fù)雜度以及使用成本，降低了系統(tǒng)的可靠性。三是，現(xiàn)有的以太網(wǎng)物理層收發(fā)器無(wú)法通過(guò)FPGA直接驅(qū)動(dòng)以太網(wǎng)工作在1000Mbps模式。技術(shù)實(shí)現(xiàn)要素：本實(shí)用新型的目的在于提供一種基于以太網(wǎng)物理層芯片速率連續(xù)可變的收發(fā)器，以解決現(xiàn)有以太網(wǎng)物理層收發(fā)器使用成本較高的問(wèn)題。為實(shí)現(xiàn)以上目的，本實(shí)用新型采用的技術(shù)方案為：提供一種基于以太網(wǎng)物理層芯片速率連續(xù)可變的收發(fā)器，該收發(fā)器包括FPGA控制芯片、和第一、第二PHY芯片，F(xiàn)PGA分別通過(guò)時(shí)鐘接口與第一、第二PHY芯片的輸入接口連接、通過(guò)數(shù)據(jù)輸入輸出接口RGMII或MII與第一、第二PHY芯片連接以及通過(guò)數(shù)據(jù)管理輸入輸出接口MDIO與第一、第二PHY芯片連接。與現(xiàn)有技術(shù)相比，本實(shí)用新型存在以下技術(shù)效果：本實(shí)用新型中僅采用FPGA控制芯片通過(guò)MII接口與PHY芯片連接，進(jìn)行數(shù)據(jù)傳輸，而且本實(shí)用新型中采用FPGA直接驅(qū)動(dòng)參考時(shí)鐘，節(jié)省了CPU、無(wú)源25MHz晶振等器件的使用，大大減少了數(shù)據(jù)傳輸所需要的器件，降低了收發(fā)器的成本和功耗，對(duì)野外施工及地震勘探等領(lǐng)域具有重要的意義。附圖說(shuō)明圖1是本實(shí)用新型一實(shí)施例中基于以太網(wǎng)物理層芯片速率連續(xù)可變的收發(fā)器的結(jié)構(gòu)示意圖；圖2是本實(shí)用新型一實(shí)施例中中基于以太網(wǎng)物理層芯片速率連續(xù)可變的收發(fā)器與模數(shù)轉(zhuǎn)換器連接的結(jié)構(gòu)示意圖圖3是本實(shí)用新型一實(shí)施例中的FPGA控制芯片的結(jié)構(gòu)示意圖；圖4是本實(shí)用新型一實(shí)施例中的基于以太網(wǎng)物理層芯片速率連續(xù)可變的收發(fā)器應(yīng)用在地震儀數(shù)據(jù)傳輸系統(tǒng)中的結(jié)構(gòu)示意圖；圖5是本實(shí)用新型一實(shí)施例中MDIO總線寫(xiě)入時(shí)序圖；圖6是本實(shí)用新型一實(shí)施例中MDIO總線讀取時(shí)序圖；圖7是本實(shí)用新型一實(shí)施例中FPGA控制芯片發(fā)送端相關(guān)信號(hào)時(shí)序圖；圖8是本實(shí)用新型一實(shí)施例中FPGA控制芯片接收端相關(guān)信號(hào)時(shí)序圖。具體實(shí)施方式下面結(jié)合圖1至圖8所示，對(duì)本實(shí)用新型做進(jìn)一步詳細(xì)敘述。如圖1所示，本實(shí)施例公開(kāi)了一種基于以太網(wǎng)物理層芯片速率連續(xù)可變的收發(fā)器，其特征在于，包括FPGA控制芯片10、和第一、第二PHY芯片21、22，F(xiàn)PGA10分別通過(guò)時(shí)鐘接口與第一、第二PHY芯片21、22的輸入接口連接、通過(guò)數(shù)據(jù)輸入輸出接口RGMII或MII與第一、第二PHY芯片21、22連接以及通過(guò)數(shù)據(jù)管理輸入輸出接口MDIO與第一、第二PHY芯片21、22連接。其中，如圖2所示，上述的收發(fā)器還包括與FPGA控制芯片10輸入端連接的模數(shù)變換器ADC30。需要說(shuō)明的是，本實(shí)施例中還可設(shè)置一個(gè)以太網(wǎng)變壓器，用以保護(hù)FPGA控制芯片10和第一、第二PHY芯片21、22內(nèi)部的電路不受外部強(qiáng)脈沖的干擾。具體地，本實(shí)施例中的第一、第二PHY芯片21、22指的是以太網(wǎng)物理層芯片(Physicallayer，PHY)。本實(shí)施例通過(guò)現(xiàn)場(chǎng)可編程門(mén)陣列(Field－ProgrammableGateArray，F(xiàn)PGA)取代CPU來(lái)通過(guò)MDIO總線配置PHY和讀取PHY的狀態(tài)，極大的降低了系統(tǒng)的復(fù)雜度和功耗，同時(shí)節(jié)省了使用成本。具體地，本實(shí)施中采用Broadcom公司生產(chǎn)的BCM54610型號(hào)的PHY芯片，使用的是Altera公司生產(chǎn)的EP3C40F484型號(hào)的FPGA，其中，F(xiàn)PGA與PHY之間的連接主要包括三個(gè)部分：(1)參考時(shí)鐘refclk，由FPGA直接根據(jù)具體速率參照表1來(lái)選擇相應(yīng)頻率的參考時(shí)鐘信號(hào)發(fā)送至PHY芯片。表1實(shí)際速率20Mbps30Mbps40Mbps50Mbps60Mbps80Mbps模式選擇10Mbps10Mbps100Mbps100Mbps100Mbps100Mbps參考時(shí)鐘50MHz75MHz10MHz12.5MHz15MHz20MHz(2)數(shù)據(jù)接口，在1000Mbps模式下是RGMII接口，而100Mbps或者是10Mbps下是MII接口。以MII接口為例，其包括接收和發(fā)送兩個(gè)部分。FPGA需要按照標(biāo)準(zhǔn)的MII接口時(shí)序來(lái)驅(qū)動(dòng)相應(yīng)信號(hào)即可，具體來(lái)說(shuō)就是發(fā)送數(shù)據(jù)時(shí)是將發(fā)送使能信號(hào)txen置成高電平的同時(shí)將數(shù)據(jù)按照每4個(gè)bit一齊在發(fā)送時(shí)鐘txclk的上升沿驅(qū)動(dòng)到txd[3:0]上，而接收數(shù)據(jù)時(shí)是在接收數(shù)據(jù)有效信號(hào)rxdv為高電平同時(shí)在rxclk的上升沿將rxd[3:0]上的4個(gè)bit數(shù)據(jù)存儲(chǔ)下來(lái)。而對(duì)于RGMII模式區(qū)別是需要在txclk或者rxclk的上升沿和下降沿均驅(qū)動(dòng)或者存儲(chǔ)數(shù)據(jù)(3)數(shù)據(jù)管理輸入輸出接口MDIO，這部分主要是用來(lái)配置PHY的相應(yīng)寄存器以使其工作在特定配置以及查詢PHY工作狀態(tài)。此接口僅包含MDC和MDIO兩根信號(hào)線。FPGA作為主設(shè)備當(dāng)其訪問(wèn)PHY相應(yīng)寄存器時(shí)就需要輸出時(shí)鐘信號(hào)給MDC，寫(xiě)寄存器時(shí)需要在MDC上升沿同時(shí)驅(qū)動(dòng)MDIO信號(hào)線，讀寄存器時(shí)需要MDC上升沿讀MDIO信號(hào)線。具體地，如圖3所示，F(xiàn)PGA10包括調(diào)度模塊11和第一、第二雙倍數(shù)據(jù)輸入輸出DDIO12、13；第一雙倍數(shù)據(jù)輸入輸出DDIO12的輸入端通過(guò)RGMII或MII接口與第一PHY芯片21連接、上/下沿輸出接口并線后與RXFIFO14的輸入端連接；第二雙倍數(shù)據(jù)輸入輸出DDIO13的輸出端通過(guò)數(shù)據(jù)接口RGMII或MII接口與第二PHY芯片22連接、上/下沿輸入接口并線后與TXFIFO15的輸出端連接；RXFIFO14的輸出端通過(guò)調(diào)度模塊11與TXFIFO15的輸入端連接。需要說(shuō)明的是，RXFIFO14為接收隊(duì)列(ReceiveFirstInFirstOut)，TXFIFO15為發(fā)送隊(duì)列(TransmitFirstInFirstOut)，ADCFIFO16為模數(shù)變換器隊(duì)列(AnalogDigitalConverterFirstInFirstOut)。具體地，本實(shí)施例中的主控芯片10還包括ADC控制模塊16，ADC控制模塊17的輸入端通過(guò)ADC接口與模數(shù)變換器ADC30連接、輸出端與ADCFIFO16連接。具體地，F(xiàn)PGA控制芯片10中包括如下幾部分：(1)FPGA控制芯片10使用第一雙倍數(shù)據(jù)輸入輸出DDIO12即DDIO模塊將rxd[3:0]上的數(shù)據(jù)在rxclk的上升沿和下降沿分別取出第一PHY芯片21的數(shù)據(jù)，生成datap[3:0]和datan[3:0]，這兩個(gè)4位數(shù)據(jù)再合二為一寫(xiě)入到RXFIFO13中，最后數(shù)據(jù)會(huì)在調(diào)度模塊11控制下被讀出來(lái)繼續(xù)處理。(2)ADC控制模塊17負(fù)責(zé)驅(qū)動(dòng)模數(shù)變換器ADC30進(jìn)行數(shù)據(jù)采集并將模數(shù)變換器ADC30采集的數(shù)據(jù)全部寫(xiě)入到ADCFIFO16中，最后數(shù)據(jù)同樣會(huì)在調(diào)度模塊11控制下讀出繼續(xù)處理。(3)調(diào)度模塊11將ADCFIFO16、RXFIFO14中待發(fā)送的數(shù)據(jù)寫(xiě)入到TXFIFO15中，當(dāng)?shù)诙HY芯片22準(zhǔn)備好接收數(shù)據(jù)時(shí)，從TXFIFO15中讀出8位數(shù)據(jù)txdata，此數(shù)據(jù)被分成兩個(gè)4位數(shù)據(jù)發(fā)送到第二雙倍數(shù)據(jù)輸入輸出DDIO13，第二雙倍數(shù)據(jù)輸入輸出DDIO13會(huì)在txclk的上升沿和下降沿分別將兩個(gè)4位數(shù)據(jù)驅(qū)動(dòng)到txd[3:0]上。(4)調(diào)度模塊11負(fù)責(zé)持續(xù)監(jiān)聽(tīng)RXFIFO14狀態(tài)，當(dāng)其到達(dá)最小幀長(zhǎng)度的時(shí)候，就會(huì)啟動(dòng)讀RXFIFO14，并將讀到的數(shù)據(jù)寫(xiě)入TXFIFO15中。另一方面會(huì)將ADC控制模塊17采集到的數(shù)據(jù)按照既定格式組成一幀一幀的數(shù)據(jù)并寫(xiě)入TXFIFO15。需要說(shuō)明的是，調(diào)度模塊11還在每次復(fù)位的時(shí)候通過(guò)MDIO總線去配置第一、第二PHY芯片21、22，但一般情況下僅僅需要配置地址是0x0的控制寄存器，使其選擇合適的速度模式。需要說(shuō)明的是，雖然本方案僅僅利用以太網(wǎng)收發(fā)器的物理層，本可不采用IEEE802.3定義的幀格式。但是由于實(shí)際PHY芯片在工作中還是需要發(fā)送前導(dǎo)碼(PREAMPLE)，F(xiàn)PGA通過(guò)PHY發(fā)送數(shù)據(jù)的時(shí)候需要遵守一定的幀格式要求，具體來(lái)說(shuō)就是在需要發(fā)送的有效數(shù)據(jù)之前需要加上7個(gè)字節(jié)的前導(dǎo)碼(01010101)，接著發(fā)送幀起始符(11010101)。同樣數(shù)據(jù)接收部分需要在接收到幀起始符之后再存儲(chǔ)有效數(shù)據(jù)。具體地，如圖4所示，將本實(shí)施例公開(kāi)的基于以太網(wǎng)物理層芯片速率連續(xù)可變的收發(fā)器應(yīng)用在地震儀數(shù)據(jù)采集系統(tǒng)中時(shí)，極大的提升了以長(zhǎng)距離電纜作為傳輸介質(zhì)地震儀的實(shí)用性。具體過(guò)程如下：整個(gè)地震儀由主控站、交叉站、采集站、交叉線和傳感器組成。其中采集站是構(gòu)成整個(gè)系統(tǒng)的基本單元，采集站將傳感器的信號(hào)采集并數(shù)字化之后逐級(jí)向上傳輸即朝交叉站方向，交叉站負(fù)責(zé)將一條測(cè)線上所有采集站傳輸上來(lái)的數(shù)據(jù)匯總后再往上級(jí)交叉站傳輸，最后一級(jí)交叉站連接主控站，所有的采集數(shù)據(jù)最終匯總在主控站上并保存。主控站負(fù)責(zé)所有命令的下發(fā)以及所有上傳數(shù)據(jù)的存儲(chǔ)以及格式轉(zhuǎn)換。由于單條測(cè)線上速率不會(huì)超過(guò)100Mbps，所以采集站與采集站之間的傳輸是PHY工作在10Mbps模式或者100Mbps模式，交叉站與交叉站之間采用100Mbps模式或者1000Mbps模式。采集站之間僅需通過(guò)兩對(duì)雙絞線直接相連接，這兩對(duì)雙絞線連接到采集站中PHY芯片上的TRD0和TRD1這兩對(duì)差分管腳，可以全時(shí)雙工的完成發(fā)送和接收的功能。而交叉站之間工作在1000Mbps模式下則需要使用所有4對(duì)差分管腳，TRD0到TRD3。一般情況下PHY芯片使用25MHz的時(shí)鐘作為參考源，由XTALI和XTALO這兩個(gè)管腳之間接入無(wú)源25MHz晶振來(lái)實(shí)現(xiàn)。本實(shí)施例中由FPGA從其PLLCLKOUT即專用的時(shí)鐘輸出管腳直接輸出不同頻率時(shí)鐘給PHY芯片，在10Mbps模式下升頻運(yùn)行而在100Mbps下降頻運(yùn)行的方式來(lái)達(dá)到基本覆蓋10Mbps到100Mbps之間所有的頻率點(diǎn)。這里雙絞錢(qián)負(fù)責(zé)將PHY芯片中的數(shù)據(jù)連接到電纜，根據(jù)實(shí)際的速度模式的需要選擇兩對(duì)或者四對(duì)雙絞線，比如，在100Mbps模式下使用兩隊(duì)雙絞線，在1000Mbps模式下使用四對(duì)雙絞線。這里需要說(shuō)明的是，由于現(xiàn)有的時(shí)鐘信號(hào)的基準(zhǔn)是25Mbps，如表1所示，比如測(cè)線上實(shí)際需要的數(shù)據(jù)傳輸速率是20Mbps，可以通過(guò)FPGA控制芯片10改變時(shí)鐘信號(hào)的頻率為50Mbps，即比基準(zhǔn)頻率增加了一倍，因此，測(cè)線上的數(shù)據(jù)傳輸速率也會(huì)增加一倍，即為20Mbps。因此，本實(shí)施例中通過(guò)改變輸出的時(shí)鐘信號(hào)的頻率，即可控制測(cè)線上的數(shù)據(jù)傳輸速率進(jìn)行連續(xù)的變化。其中，本實(shí)施例在測(cè)線上速率要求為30Mbps以下時(shí)，采用從10Mbps模式下升頻的方式進(jìn)行速率的連續(xù)變化，在40Mbps以上時(shí)，采用從100Mbps模式下降頻的方式進(jìn)行速率的連續(xù)變化。如此，便可覆蓋10Mbps到100Mbps之間所有的頻率點(diǎn)，以使測(cè)線上數(shù)據(jù)傳輸速率在10Mbps到100Mbps之間連續(xù)可變。具體地，F(xiàn)PGA控制芯片10根據(jù)第一、第二PHY芯片21、22的工作頻點(diǎn)，選擇數(shù)據(jù)輸入輸出接口為RGMII接口或MII接口。其中，在1000Mbps模式下采用RGMII接口，在100Mbps模式下采用MII接口。具體地，對(duì)FPGA控制芯片10取代CPU來(lái)通過(guò)MDIO總線配置PHY和讀取PHY狀態(tài)如圖5和圖6所示。圖5是朝PHY的地址為0的寄存器寫(xiě)入16位數(shù)0x3100相應(yīng)波形，總寫(xiě)入的是64位數(shù)據(jù)0xffffffff50023100，前32位都是比特1是前導(dǎo)符，接下里的0101分別是開(kāi)始碼和寫(xiě)入操作的操作碼，后面5位0表示PHY的地址，再接下來(lái)的5位0表示寄存器起始地址，接下來(lái)的2位10是讀寫(xiě)轉(zhuǎn)換所使用的，再往后的16位數(shù)是具體的寫(xiě)入到寄存器的值。配置完成之后需要輪詢PHY的連接狀態(tài)，這時(shí)讀取偏移地址是0x11的寄存器即PHY狀態(tài)寄存器的值，判斷其第十位即鏈接狀態(tài)位是否為1。如果是1表示PHY已經(jīng)與另一個(gè)PHY建立了連接。圖6展示了讀的過(guò)程，具體做法是先朝PHY寫(xiě)入48位數(shù)0xffffffff6046，前32個(gè)比特1還是前導(dǎo)符，接下來(lái)的0110分別是開(kāi)始碼和讀取操作的操作碼，后面的五位0是PHY地址，在接下來(lái)的5位10001是寄存器地址，接下來(lái)的2位10是讀寫(xiě)轉(zhuǎn)換所使用的。然后MDIO總線切換到讀狀態(tài)，16位寄存器值被讀到名為rd_buf[15:0]的寄存器中，通過(guò)實(shí)測(cè)其為0xBC5C，這表明當(dāng)前已經(jīng)建立起全雙工的1000Mbps模式的鏈接。FPGA的邏輯可以據(jù)此判定PHY已經(jīng)準(zhǔn)備好可以進(jìn)行傳輸。具體地，在1000Mbps模式下對(duì)本實(shí)施例中的數(shù)據(jù)傳輸方法進(jìn)行了測(cè)試，采用一塊電路板發(fā)送另一塊電路板接收的方法。圖7是采用Altera公司在線調(diào)試FPGA專用的工具SignaltapⅡ抓取的發(fā)送方FPGA內(nèi)部寄存器狀態(tài)圖。圖中每一個(gè)刻度代表8ns即對(duì)應(yīng)125MHz頻率，rgmii_txen就是發(fā)送使能信號(hào)，rgmii_txd_n[3:0]和rgmii_txd_p[3:0]是發(fā)送到DDIO模塊的上升沿和下降沿的信號(hào)，這兩個(gè)信號(hào)經(jīng)過(guò)DDIO之后合成上下沿變化的txd[3:0]輸出到PHY。圖8是SignaltapⅡ抓取的接收方FPGA內(nèi)部寄存器狀態(tài)圖，同樣每個(gè)刻度代表8ns。rgmii_rxdv是接收數(shù)據(jù)有效信號(hào)，下方兩個(gè)信號(hào)是其經(jīng)過(guò)DDIO之后產(chǎn)生的，分別對(duì)應(yīng)著rgmii_rxd[3:0]經(jīng)過(guò)DDIO之后產(chǎn)生的dataout_h[3:0]和dataout_l[3:0]有效。對(duì)比圖7和圖8可以發(fā)現(xiàn)發(fā)送端的數(shù)據(jù)完整無(wú)誤的被接收端接收保存，并且在100米的超五類線上進(jìn)行了16小時(shí)的長(zhǎng)時(shí)間的測(cè)試，也未發(fā)現(xiàn)有誤碼產(chǎn)生。以上顯示和描述了本實(shí)用新型的基本原理、主要特征和本實(shí)用新型的優(yōu)點(diǎn)。本行業(yè)的技術(shù)人員應(yīng)該了解，本實(shí)用新型不受上述實(shí)施例的限制，上述實(shí)施例和說(shuō)明書(shū)中描述的只是本實(shí)用新型的原理，在不脫離本實(shí)用新型精神和范圍的前提下本實(shí)用新型還會(huì)有各種變化和改進(jìn)，這些變化和改進(jìn)都落入要求保護(hù)的本實(shí)用新型的范圍內(nèi)。本實(shí)用新型要求的保護(hù)范圍由所附的權(quán)利要求書(shū)及其等同物界定。當(dāng)前第1頁(yè)1 2 3