本實(shí)用新型涉及一種基于FPGA的低壓電源載波通信調(diào)制解調(diào)電路，屬于電路技術(shù)領(lǐng)域。

背景技術(shù)：

載波通信調(diào)制解調(diào)電路是信號(hào)處理電路的一種重要電子單元。該電路由電源轉(zhuǎn)換電路、FPGA、ADC、變壓器、晶振、MOS管、電感和阻容等元器件組成，實(shí)現(xiàn)載波通信調(diào)制解調(diào)。和傳統(tǒng)的三極管、運(yùn)算放大器和變壓器等構(gòu)成的調(diào)制解調(diào)電路相比，該電路載波通信和解調(diào)單元結(jié)構(gòu)簡(jiǎn)單，載波信號(hào)的控制和解調(diào)信號(hào)的處理皆通過FPGA實(shí)現(xiàn)。

技術(shù)實(shí)現(xiàn)要素：

本實(shí)用新型的目的：本實(shí)用新型采用了一種新結(jié)構(gòu)的載波通信調(diào)制解調(diào)電路實(shí)現(xiàn)調(diào)制解調(diào)，結(jié)構(gòu)簡(jiǎn)單，通過FPGA實(shí)現(xiàn)載波信號(hào)的控制和解調(diào)信號(hào)的處理，電路在+3.3V低壓下提供載波信號(hào)從而實(shí)現(xiàn)載波通信。

實(shí)現(xiàn)本實(shí)用新型目的的技術(shù)解決方案為：

一種基于FPGA的低壓電源載波通信調(diào)制解調(diào)電路，其特征是，包括電源轉(zhuǎn)換電路單元、FPGA芯片、載波通信調(diào)制解調(diào)單元和ADC；載波通信調(diào)制解調(diào)單元包括載波發(fā)生電路單元和信號(hào)解調(diào)電路單元；

電源轉(zhuǎn)換電路單元用于提供3.3V、2.5V和1.2V三路電源電壓，使電路在+3.3V電壓下產(chǎn)生載波信號(hào)完成載波通信；

FPGA芯片向載波通信調(diào)制解調(diào)單元輸出控制信號(hào)；

載波發(fā)生電路單元在控制信號(hào)控制下輸出單頻正弦波載波信號(hào)，經(jīng)外部輸入的調(diào)制信號(hào)改變載波信號(hào)的幅度而形成調(diào)幅信號(hào)；

信號(hào)解調(diào)電路單元將調(diào)幅信號(hào)轉(zhuǎn)換為可用于ADC的模擬解調(diào)信號(hào)；

ADC將信號(hào)解調(diào)電路單元輸出的模擬解調(diào)信號(hào)轉(zhuǎn)換為數(shù)字信號(hào)，并輸入至FPGA芯片進(jìn)行解調(diào)。

電源轉(zhuǎn)換電路單元中包括一穩(wěn)壓器LT3080和兩個(gè)MAX1951；5V輸入電源由穩(wěn)壓器LT3080轉(zhuǎn)為2.5V輸出電壓，由兩個(gè)MAX1951分別轉(zhuǎn)為3.3V和1.2V輸出電壓。

載波發(fā)生電路單元中包括雙反相器；

FPGA芯片發(fā)出的控制信號(hào)EN通過雙反相器控制載波信號(hào)的輸出；當(dāng)控制信號(hào)EN為高電平時(shí)，載波信號(hào)Z+、Z-端無輸出信號(hào)，當(dāng)控制信號(hào)EN為低電平時(shí)，載波信號(hào)Z+、Z-端輸出單頻正弦波載波信號(hào)。

信號(hào)解調(diào)電路單元中包括RF變壓器，由RF變壓器將調(diào)幅信號(hào)轉(zhuǎn)換為模擬解調(diào)信號(hào)。

FPGA芯片采用EP3C25F256I7。

FPGA芯片所需的電源電壓3.3V、2.5V和1.2V均由電源轉(zhuǎn)換電路單元提供。

由FPGA輸出ADC所需的時(shí)鐘信號(hào)AD_CLK。

本實(shí)用新型所達(dá)到的有益效果：

（1）單電源輸入，低壓下完成載波通信。

本實(shí)用新型只需提供+5V單電源電壓輸入，通過電源轉(zhuǎn)換電路單元實(shí)現(xiàn)3.3V、2.5V和1.2V三電源輸出，且輸出電壓穩(wěn)定，滿足電路所有器件的供電需求，+5V單電源電壓輸入路徑也是載波通訊的載體，為電路在+3.3V低壓下完成載波通信提供了保障。

（2）載波通信調(diào)制解調(diào)電路結(jié)構(gòu)簡(jiǎn)單，輸出穩(wěn)定且可控。

新結(jié)構(gòu)的載波通信調(diào)制解調(diào)電路，僅由晶振U4、NMOS管U6、射頻變壓器U7和電感、阻容等組成載波發(fā)生電路單元和信號(hào)解調(diào)電路單元，結(jié)構(gòu)簡(jiǎn)單且輸出穩(wěn)定可控。

（3）由FPGA實(shí)現(xiàn)載波信號(hào)的控制和解調(diào)信號(hào)的處理。

載波信號(hào)的輸出由FPGA控制，將模擬解調(diào)信號(hào)轉(zhuǎn)換為數(shù)字信號(hào)由FPGA進(jìn)行數(shù)字信號(hào)解調(diào)和處理。

附圖說明

圖1 硬件系統(tǒng)原理框圖；

圖2 電源轉(zhuǎn)換電路單元；

圖3 載波發(fā)生和信號(hào)解調(diào)電路單元；

圖4 AD轉(zhuǎn)換電路單元；

圖5 FPGA相關(guān)電路單元。

具體實(shí)施方式

下面結(jié)合附圖對(duì)本實(shí)用新型作進(jìn)一步描述。以下實(shí)施例僅用于更加清楚地說明本實(shí)用新型的技術(shù)方案，而不能以此來限制本實(shí)用新型的保護(hù)范圍。

本實(shí)用新型實(shí)現(xiàn)的硬件系統(tǒng)如圖1所示。電路主要由電源轉(zhuǎn)換電路單元、FPGA電路單元、載波通信調(diào)制解調(diào)單元和AD轉(zhuǎn)換電路單元組成。其中電源轉(zhuǎn)換電路單元提供3.3V、2.5V和1.2V電源電壓，電路在+3.3V低壓下產(chǎn)生載波信號(hào)完成載波通信；FPGA電路單元主要實(shí)現(xiàn)載波信號(hào)的控制和解調(diào)信號(hào)的處理。載波發(fā)生電路單元實(shí)現(xiàn)單頻正弦波載波信號(hào)的輸出。信號(hào)解調(diào)電路單元將調(diào)幅信號(hào)轉(zhuǎn)換為可用于ADC的模擬解調(diào)信號(hào)。AD轉(zhuǎn)換電路單元將模擬解調(diào)信號(hào)轉(zhuǎn)換為數(shù)字信號(hào)，最后由FPGA進(jìn)行信號(hào)解調(diào)和處理。

各個(gè)功能電路的設(shè)計(jì)過程詳細(xì)論述如下。

（1）電源轉(zhuǎn)換電路單元

5V電源分別采用穩(wěn)壓器LT3080轉(zhuǎn)為2.5V輸出電壓，采用兩個(gè)降壓型DC/DC穩(wěn)壓器MAX1951分別轉(zhuǎn)為3.3V和1.2V輸出電壓。該電路單元實(shí)現(xiàn)了單電源輸入、三電壓輸出的電壓轉(zhuǎn)換，不僅為FPGA等電路器件提供穩(wěn)定的電源電壓，也為電路在+3.3V低壓下完成載波通信提供了保障。其具體電路如圖2所示。

（2）新結(jié)構(gòu)的載波發(fā)生和信號(hào)解調(diào)電路單元

如圖3所示，載波發(fā)生電路單元主要由晶振U4、雙反相器U5、NMOS管U6、RF變壓器U7和電感、阻容等組成。晶振U4的電源端VCC與雙反相器U5的電源端均接電源轉(zhuǎn)換電路單元輸出的3.3V電壓，晶振U4的接地端與雙反相器U5的接地端共接于地GND。晶振U4的輸出端OUT連接到雙反相器U5的一路輸入，雙反相器U5的另一路輸入由FPGA提供。雙反相器U5的輸出端Y連接到NMOS管U6的漏極，NMOS管U6的源極接地，NMOS管U6的柵極經(jīng)電感L4、電容C36連接至RF變壓器U7的初級(jí)線圈輸入端PD端。NMOS管U6的柵極同時(shí)經(jīng)電容C22接地，經(jīng)電感L3、電阻R10接3.3V電壓。RF變壓器U7的初級(jí)線圈輸入端P端接地；RF變壓器U7的次級(jí)線圈輸出端SD端經(jīng)電容C25接載波信號(hào)Z+端，次級(jí)線圈輸出端S端接載波信號(hào)Z-端。

FPGA輸出的控制信號(hào)EN作為控制輸入信號(hào)通過雙反相器U5控制載波信號(hào)的輸出，EN為高電平時(shí)，載波信號(hào)Z+、Z-端無輸出信號(hào)，EN為低電平時(shí)，載波信號(hào)Z+、Z-端輸出單頻正弦波載波信號(hào)?？刂菩盘?hào)EN由FPGA提供輸出。僅由晶振U4、雙反相器U5、NMOS管U6、RF變壓器U7和電感、阻容等組成載波發(fā)生電路單元，結(jié)構(gòu)簡(jiǎn)單且輸出穩(wěn)定可控。

外部調(diào)制信號(hào)輸入Z+、Z-端后與 RF變壓器U7的輸出信號(hào)在Z+、Z-端交匯，改變載波信號(hào)的幅度成為調(diào)幅信號(hào)，輸入到RF變壓器U8，由RF變壓器U8和阻容組成信號(hào)解調(diào)電路單元對(duì)調(diào)幅信號(hào)進(jìn)行解調(diào)，輸出模擬解調(diào)信號(hào)AINP和AINN。

（3）AD轉(zhuǎn)換電路單元

ADC器件U9采用AD9203，模擬解調(diào)信號(hào)AINP和AINN通過ADC器件U9轉(zhuǎn)換為二進(jìn)制數(shù)字信號(hào)AD[0...9]，AD_OTR為溢出位，輸入至FPGA進(jìn)行后續(xù)的數(shù)據(jù)處理。其具體電路如圖4所示。

（4）FPGA相關(guān)電路單元

FPGA(Field－Programmable Gate Array，現(xiàn)場(chǎng)可編程門陣列)芯片采用EP3C25F256I7，其所需的電源電壓3.3V、2.5V和1.2V均由電源轉(zhuǎn)換電路單元提供，如圖2所示。FPGA輸出的控制信號(hào)EN用以控制Z+、Z-端載波信號(hào)的產(chǎn)生。由FPGA輸出ADC器件U9所需的時(shí)鐘信號(hào)AD_CLK。由FPGA輸出信號(hào)AD_STBY用以控制ADC器件U9工作模式的選擇。AD轉(zhuǎn)換電路單元將二進(jìn)制數(shù)字信號(hào)AD[0...9]和溢出位AD_OTR傳輸至FPGA進(jìn)行后續(xù)的數(shù)字信號(hào)解調(diào)和處理。

其具體電路如圖5所示。

以上所述僅是本實(shí)用新型的優(yōu)選實(shí)施方式，應(yīng)當(dāng)指出，對(duì)于本技術(shù)領(lǐng)域的普通技術(shù)人員來說，在不脫離本實(shí)用新型技術(shù)原理的前提下，還可以做出若干改進(jìn)和變形，這些改進(jìn)和變形也應(yīng)視為本實(shí)用新型的保護(hù)范圍。