數(shù)據(jù)接收器、數(shù)據(jù)接收系統(tǒng)和數(shù)據(jù)傳輸系統(tǒng)的制作方法
【專利說明】
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及數(shù)據(jù)傳輸領(lǐng)域，特別涉及一種數(shù)據(jù)接收器、數(shù)據(jù)接收系統(tǒng)和數(shù)據(jù)傳輸系統(tǒng)。
【【背景技術(shù)】】
[0002]隨著電子行業(yè)技術(shù)的發(fā)展，特別是在傳輸接口的發(fā)展上，IEEE1284被USB(Universal Serial Bus)接口取代，PATA(Parallel Advanced TechnologyAttachment)被 SATA (Serial Advanced Technology Attachment)取代，PCI (PeripheralComponent Interconnect)被PC1-Express所取代，無一都證明了傳統(tǒng)并行接口的速度已經(jīng)達到一個瓶頸了，取而代之的是速度更快的串行接口，于是原本用于光纖通信的SerDes (SERDES是SERializer(串行器)/DESerializer (解串器)的簡稱)技術(shù)成為了為高速串行接口的主流。串行接口主要應(yīng)用了差分信號傳輸技術(shù)，具有功耗低、抗干擾強，速度快的特點，理論上串行接口的最高傳輸速率可達到1Gbps以上。
[0003]圖1示出了現(xiàn)有的一種SerDes數(shù)據(jù)傳輸系統(tǒng)，其包括數(shù)據(jù)發(fā)射器100、時鐘產(chǎn)生器200、第一數(shù)據(jù)接收器310、第二數(shù)據(jù)接收器320、第三數(shù)據(jù)接收器330。每個數(shù)據(jù)接收器可以被稱為一個數(shù)據(jù)接收通道，因此該數(shù)據(jù)傳輸系統(tǒng)也可以被稱為多通道數(shù)據(jù)傳輸系統(tǒng)，多個通道接收到的數(shù)據(jù)之間需要相互同步。
[0004]所述時鐘產(chǎn)生器200產(chǎn)生參考時鐘信號ref_clk，并將該參考時鐘信號ref_clk提供給數(shù)據(jù)發(fā)射器100。所述數(shù)據(jù)發(fā)射器100中的鎖相環(huán)PLL根據(jù)該參考時鐘信號產(chǎn)生所述發(fā)送時鐘信號，并基于發(fā)送時鐘信號將待傳輸數(shù)據(jù)進行調(diào)制后發(fā)出，發(fā)出的輸出傳輸信號RXP/N被提供給各個數(shù)據(jù)接收器，其中信號RXP/N_1被提供給第一數(shù)據(jù)接收器，信號RXP/N_2被提供給第二數(shù)據(jù)接收器，信號RXP/N_3被提供給第三數(shù)據(jù)接收器。該參考時鐘信號亦被作為恢復(fù)參考時鐘信號Rec_ref_clk被提供給各個數(shù)據(jù)接收器，其中Rec_ref_clk_l提供給數(shù)據(jù)接收器310，Rec_ref_clk_2提供給數(shù)據(jù)接收器320，Rec_ref_clk_3提供給數(shù)據(jù)接收器330。該參考時鐘信號ref_clk經(jīng)過延遲器的一定的延遲后被作為系統(tǒng)時鐘信號sys_elk被提供給各個數(shù)據(jù)接收器。
[0005]每個數(shù)據(jù)接收器包括數(shù)據(jù)接收單元SerDes RX以及數(shù)據(jù)包同步電路。所述數(shù)據(jù)接收單元SerDes RX基于接收到的恢復(fù)參考時鐘信號Rec_ref_clk產(chǎn)生多個采樣時鐘信號，利用所述多個采樣時鐘信號采樣由數(shù)據(jù)發(fā)射器100發(fā)過來的數(shù)據(jù)傳輸信號得到一系列串行的接收數(shù)據(jù)，并將所述串行的接收數(shù)據(jù)轉(zhuǎn)換為并行的接收數(shù)據(jù)。所述數(shù)據(jù)包同步電路基于所述系統(tǒng)時鐘信號并行的接收數(shù)據(jù)進行數(shù)據(jù)包同步。
[0006]目前SerDes多通道數(shù)據(jù)同步通?？繑?shù)據(jù)緩沖器來實現(xiàn)。它通常利用傳輸數(shù)據(jù)中多余的同步信息來對齊各通道的數(shù)據(jù)傳輸。這種同步方式加大了數(shù)據(jù)傳輸?shù)难訒r，且增加了芯片或系統(tǒng)設(shè)計的復(fù)雜度，在一定程度上也減小了數(shù)據(jù)傳輸?shù)挠行俾?。此外，傳統(tǒng)的SerDes數(shù)據(jù)接收器的串并轉(zhuǎn)換的轉(zhuǎn)換時鐘是固定的，不能有效地通過干預(yù)數(shù)據(jù)傳輸?shù)难舆t。由于鎖相環(huán)PLL的時鐘和恢復(fù)的時鐘的變化是隨機的，所以每兩個通道的數(shù)據(jù)時間差沒法得到保證。
[0007]如圖2所示，其示意出了圖1中的各個數(shù)據(jù)接收器的數(shù)據(jù)接收單元得到的串行數(shù)據(jù)和恢復(fù)時鐘信號Rec_clk的時序圖。如圖2所示的，第一數(shù)據(jù)接收器的數(shù)據(jù)接收單元得到的數(shù)據(jù)RX_data_l為0123，0123，……，而第二數(shù)據(jù)接收器的數(shù)據(jù)接收單元得到的數(shù)據(jù)RX_data_2為012，3012，3012，3012，……，而第三數(shù)據(jù)接收器的數(shù)據(jù)接收單元得到的數(shù)據(jù)RX_data_3為01，2301，2301，2301，……。第一數(shù)據(jù)接收器的數(shù)據(jù)接收單元得到的數(shù)據(jù)RX_data_l和第二數(shù)據(jù)接收器的數(shù)據(jù)接收單元得到的數(shù)據(jù)RX_data_2之間相差I(lǐng)位，第二數(shù)據(jù)接收器的數(shù)據(jù)接收單元得到的數(shù)據(jù)RX_data_2和第三數(shù)據(jù)接收器的數(shù)據(jù)接收單元得到的數(shù)據(jù)RX_data_3之間相差I(lǐng)位，第一數(shù)據(jù)接收器的數(shù)據(jù)接收單元得到的數(shù)據(jù)RX_data_l和第三數(shù)據(jù)接收器的數(shù)據(jù)接收單元得到的數(shù)據(jù)RX_data_3之間相差2位。
[0008]因此，有必要提供一種改進的技術(shù)方案來克服上述問題。
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【發(fā)明內(nèi)容】
】
[0009]本發(fā)明的目的之一在于提供一種數(shù)據(jù)接收器，其可以提高其接收到的數(shù)據(jù)與其它通道中接收到的數(shù)據(jù)同步性。
[0010]本發(fā)明的目的之二在于提供一種數(shù)據(jù)接收系統(tǒng)，其具有多個并行的數(shù)據(jù)接收通道，并能提高各個數(shù)據(jù)接收通道接收到的數(shù)據(jù)之間的同步性。
[0011]本發(fā)明的目的之三在于提供一種數(shù)據(jù)傳輸系統(tǒng)，其具有多個并行的數(shù)據(jù)接收通道，并能提高各個數(shù)據(jù)接收通道接收到的數(shù)據(jù)之間的同步性。
[0012]為了解決上述問題，根據(jù)本發(fā)明的一個方面，本發(fā)明提供一種數(shù)據(jù)接收器，其包括:采樣時鐘產(chǎn)生電路，其根據(jù)接收到的恢復(fù)參考時鐘信號產(chǎn)生多個采樣時鐘信號，各個采樣時鐘信號之間具有相同的頻率以及預(yù)定的相位差；串行數(shù)據(jù)采樣電路，其利用所述多個采樣時鐘信號采樣由數(shù)據(jù)發(fā)射器發(fā)過來的數(shù)據(jù)傳輸信號得到一系列串行的接收數(shù)據(jù)；時鐘選擇電路，其根據(jù)接收到的系統(tǒng)時鐘信號從所述多個采樣時鐘信號中選擇一個合適的采樣時鐘信號作為串并轉(zhuǎn)換時鐘信號；串并轉(zhuǎn)換電路，其根據(jù)所述串并轉(zhuǎn)換時鐘信號將來自所述串行數(shù)據(jù)采樣電路的串行的接收數(shù)據(jù)轉(zhuǎn)換為并行的接收數(shù)據(jù)。
[0013]進一步的，所述時鐘選擇電路包括:選擇邏輯電路，其將所述多個采樣時鐘信號與接收到的系統(tǒng)時鐘信號進行對比，找到其跳變沿與所述系統(tǒng)時鐘信號的跳變沿最接近的一個采樣時鐘信號，并輸出選通該跳變沿與所述系統(tǒng)時鐘信號的跳變沿最接近的采樣時鐘信號的選通信號；時鐘選通電路，其接收多個采樣時鐘信號，并根據(jù)選擇邏輯電路輸出的選通信號選通與相應(yīng)的采樣時鐘信號作為串并轉(zhuǎn)換時鐘信號。
[0014]進一步的，所述多個采樣時鐘信號包括多個中間對齊采樣時鐘信號和與所述多個邊緣對齊采樣時鐘信號，每個中間對齊采樣時鐘信號與相鄰的邊緣對齊采樣時鐘信號的相位差為預(yù)定相位差，每個邊緣對齊采樣時鐘信號與相鄰的邊緣對齊采樣時鐘信號的相位差為預(yù)定相位差，所述選擇邏輯電路將所述多個中間對齊采樣時鐘信號、所述多個邊緣對齊采樣時鐘信號與接收到的系統(tǒng)時鐘信號進行對比，找到其跳變沿與所述系統(tǒng)時鐘信號的跳變沿最接近的一個中間對齊采樣時鐘信號，并輸出選通該跳變沿與所述系統(tǒng)時鐘信號的跳變沿最接近的中間對齊采樣時鐘信號的選通信號；所述時鐘選通電路接收多個中間對齊采樣時鐘信號，并根據(jù)選擇邏輯電路輸出的選通信號選通對應(yīng)的中間對齊采樣時鐘信號作為串并轉(zhuǎn)換時鐘信號。
[0015]進一步的，在選擇邏輯電路中，利用各個采樣時鐘信號對所述系統(tǒng)時鐘信號進行采樣得到多個系統(tǒng)時鐘同步信號，找到相位差發(fā)生突變的兩個相鄰的系統(tǒng)時鐘同步信號，確定相位差發(fā)生突變的兩個相鄰的系統(tǒng)時鐘同步信號對應(yīng)的兩個采樣時鐘信號，確定的兩個采樣時鐘信號中的中間對齊采樣時鐘信號的跳變沿與所述系統(tǒng)時鐘信號的跳變沿最接近。
[0016]進一步的，所述跳變沿為上升沿。
[0017]進一步的，所述選擇邏輯電路還接收復(fù)位觸發(fā)信號，在復(fù)位觸發(fā)信號每次變?yōu)橛行r，所述選擇邏輯電路重新查找一次其跳變沿與所述系統(tǒng)時鐘信號的跳變沿最接近的采樣時鐘信號，并輸出相應(yīng)的選通信號。
[0018]進一步的，所述選擇邏輯電路還輸出復(fù)位同步信號給所述串并轉(zhuǎn)換電路，以保證所述串并轉(zhuǎn)換電路輸出的并行的接收數(shù)據(jù)與所述系統(tǒng)時鐘信號同步。
[0019]進一步的，數(shù)據(jù)接收器還包括:數(shù)據(jù)包同步電路，其接收來自所述串并轉(zhuǎn)換電路的并行的接收數(shù)據(jù)，并基于所述系統(tǒng)時鐘信號對并行的接收數(shù)據(jù)進行數(shù)據(jù)包同步。
[0020]根據(jù)本發(fā)明的另一個方面，本發(fā)明提供一種數(shù)據(jù)接收系統(tǒng)，其包括:多個數(shù)據(jù)接收器，每個數(shù)據(jù)接收器都接收來自同一個數(shù)據(jù)發(fā)射器發(fā)過來的數(shù)據(jù)傳輸信號，接收恢復(fù)參考時鐘信號和系統(tǒng)時鐘信號。每個數(shù)據(jù)接收器包括:采樣時鐘產(chǎn)生電路，其根據(jù)接收到的恢復(fù)參考時鐘信號產(chǎn)生多個采樣時鐘信號，各個采樣時鐘信號之間具有相同的頻率以及預(yù)定的相位差；串行數(shù)據(jù)采樣電路，其利用所述多個采樣