一種基于fpga的vga接口裸眼3d顯示系統(tǒng)的制作方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明公開了一種基于FPGA的VGA接口裸眼3D顯示系統(tǒng)，涉及3D圖像處理和圖像采集技術(shù)領(lǐng)域。
【背景技術(shù)】
[0002]3D電影《阿凡達》激起了人們對3D技術(shù)的狂熱追求，使人們意識到3D顯示的巨大市場價值。但是由于長時間配戴眼鏡會帶來頭疼及眼睛疲勞等副作用，因此裸眼3D將成為3D顯示技術(shù)發(fā)展的未來。
[0003]華映光電研制的4.8英寸方向性背光3D顯示屏利用了一種照射方向可控制的方向背光技術(shù)，能將圖像的成像焦點左右快速移動，使得透過LCD的光線已經(jīng)帶有方向性。這種背光組件只需配合刷新率為120Hz的液晶顯示面板就可以生成3D影像。其能夠?qū)崿F(xiàn)6位800 X 480 (2D/3D模式)顯示，要求輸入的為低電壓串行LVDS信號。
[0004]然而普通電腦VGA輸出的為模擬信號，所以，必須要經(jīng)過電路轉(zhuǎn)換將VGA輸出轉(zhuǎn)換為所需要的LVDS信號?，F(xiàn)有技術(shù)中慣用的轉(zhuǎn)換電路大多數(shù)結(jié)構(gòu)復(fù)雜，使用效果不夠理想。
[0005]在圖像視頻系統(tǒng)開發(fā)中，常常需要用到存儲容量大、讀寫速度快的存儲器。在各種存儲器件中，同步動態(tài)隨機存儲器(Synchronous Dynamic Random Access Memory，SDRAM)的價格低、體積小、速度快、容量大，是比較理想的器件。

【發(fā)明內(nèi)容】

[0006]本發(fā)明所要解決的技術(shù)問題是:針對現(xiàn)有技術(shù)的缺陷，提供一種基于FPGA的VGA接口裸眼3D顯示系統(tǒng)，利用一個基于FPGA的數(shù)據(jù)轉(zhuǎn)換和存儲系統(tǒng)將VGA輸出轉(zhuǎn)換為所需要的LVDS信號。
[0007]本發(fā)明為解決上述技術(shù)問題采用以下技術(shù)方案:
[0008]一種基于FPGA的VGA接口裸眼3D顯示系統(tǒng)，包括數(shù)據(jù)采集模塊、模數(shù)轉(zhuǎn)換芯片、FPGA芯片、3D顯示屏和兩塊同步動態(tài)隨機存儲器，其中:
[0009]所述FPGA芯片包括ADC接口模塊、scaler模塊、I2C控制模塊、FPGA主控模塊、LVDS輸出模塊、數(shù)據(jù)位數(shù)轉(zhuǎn)換模塊和SDRAM控制器；
[0010]所述數(shù)據(jù)采集模塊與模數(shù)轉(zhuǎn)換芯片相連接，模數(shù)轉(zhuǎn)換芯片的輸出端依次經(jīng)過ADC接口模塊、scaler模塊、數(shù)據(jù)位數(shù)轉(zhuǎn)換模塊、LVDS輸出模塊后和3D顯示屏的輸入端相連接，模數(shù)轉(zhuǎn)換芯片的輸入端和I2C控制模塊相連接；FPGA主控模塊的輸出端和SDRAM控制器的輸入端相連接，SDRAM控制器的輸出端分別和兩塊同步動態(tài)隨機存儲器相連接，同步動態(tài)隨機存儲器還和數(shù)據(jù)位數(shù)轉(zhuǎn)換模塊相連接；
[0011]數(shù)據(jù)采集模塊采集的模擬信號將發(fā)送至模數(shù)轉(zhuǎn)換芯片，模數(shù)轉(zhuǎn)換芯片將模擬信號轉(zhuǎn)換成對應(yīng)的數(shù)字信號，所述I2C控制模塊按照I2C總線時序標準對模數(shù)轉(zhuǎn)換芯片的內(nèi)部寄存器進彳T初始化；
[0012]所述數(shù)字信號經(jīng)過ADC接口模塊被發(fā)送至scaler模塊進行縮放處理，所述scaler模塊轉(zhuǎn)換后的RGB數(shù)據(jù)為800X480個24位數(shù)據(jù)，其具體的策略為:480行，每一行800個24位數(shù)據(jù)轉(zhuǎn)換成1200個16位，并且SDRAM每一行為512個數(shù)據(jù)，將這一行1200個數(shù)據(jù)轉(zhuǎn)換為450，450，300三行儲存，一共需要SDRAM的1800行空間；同時，每一行中24轉(zhuǎn)16位數(shù)據(jù)的產(chǎn)生規(guī)則為:設(shè)置一個3位移位寄存器使其產(chǎn)生的地址能夠讀2次sram數(shù)據(jù)寫3次s dram數(shù)據(jù)；
[0013]所述SDRAM控制器中，采用2片SDRAM交替緩存:在對第I個SDRAM執(zhí)行寫操作的同時，對第2個SDRAM執(zhí)行讀操作，所述寫操作產(chǎn)生SDRAM控制器需要的寫時序，將數(shù)據(jù)存儲到SDRAM中，所述寫時序包括開始初始化信號、開始寫信號和開始預(yù)充電信號；所述讀操作用以產(chǎn)生輸入到SDRAM控制器的控制命令信號，讀操作的過程為:在讀使能有效時，讀狀態(tài)機發(fā)出激活命令，同時給出行地址，同樣等待設(shè)定的時間到達后，發(fā)出讀命令字，讀出第一筆數(shù)據(jù)，待數(shù)據(jù)全部讀完之后進行一次預(yù)充電命令，所述讀操作通過一個計數(shù)器產(chǎn)生需要的使能信號Count_en，在Count_en上升沿到來時產(chǎn)生開始讀信號，在下降沿到來時產(chǎn)生開始預(yù)充電信號，再通過一個狀態(tài)機產(chǎn)生讀操作所需要的命令時序；
[0014]從SDRAM控制器讀出的數(shù)據(jù)經(jīng)過一個讀FIFO實現(xiàn)時鐘域的轉(zhuǎn)換，將需要的數(shù)據(jù)輸送給LVDS發(fā)送器，最終得到能夠在3D屏上顯示的圖像。
[0015]作為本發(fā)明的進一步優(yōu)選方案，所述模數(shù)轉(zhuǎn)換芯片的型號為AD9883A，采樣精度為8bit的3路通道，最高采樣率為140Msps，模擬帶寬為300MB，最高采樣分辨率為1280 X 1024，刷新率為 75Hz。
[0016]作為本發(fā)明的進一步優(yōu)選方案，所述FPGA芯片的具體型號為spartan6系列的XC6SLX45，包括43661個邏輯單元，同時還包含了最大2088kb的Block ram模塊。
[0017]作為本發(fā)明的進一步優(yōu)選方案，所述兩塊同步動態(tài)隨機存儲器中，一塊用以產(chǎn)生SDRAM控制器需要的寫時序，另一塊執(zhí)行寫操作，兩塊同步動態(tài)隨機存儲器交替緩存。
[0018]作為本發(fā)明的進一步優(yōu)選方案，AD轉(zhuǎn)換后像素點頻率設(shè)置為66MHz。
[0019]作為本發(fā)明的進一步優(yōu)選方案，所述兩塊同步動態(tài)隨機存儲器的型號均為K4S281632B，單片構(gòu)成為 2MX16bitX4banks，每個 bank 由 4096 行，512 列的 16bit 存儲陣列構(gòu)成。
[0020]作為本發(fā)明的進一步優(yōu)選方案，F(xiàn)PGA芯片的時鐘頻率由AD9883A輸出，具體的像素時鐘為66MHz ；
[0021]SDRAM控制器的工作頻率由FPGA內(nèi)嵌的DCM模塊建立，具體的頻率為100MHz。
[0022]作為本發(fā)明的進一步優(yōu)選方案，所述寫時序包括開始初始化信號、開始寫信號、開始預(yù)充電信號，上述三個信號分別由場同步信號上升沿、count_en的上升沿、count_en的下降沿產(chǎn)生，進而產(chǎn)生輸入到SDRAM控制器的控制命令信號。
[0023]本發(fā)明采用以上技術(shù)方案與現(xiàn)有技術(shù)相比，具有以下技術(shù)效果:本發(fā)明再配以左右眼各60Hz的兩幅圖像交替?zhèn)鬟f，華映4.3英寸裸眼3D顯示屏可以顯示很好的3D的效果。產(chǎn)品成功解決了 VGA端口和LVDS端口數(shù)據(jù)不匹配的問題，巧妙的將數(shù)據(jù)位數(shù)轉(zhuǎn)換，SDRAM讀寫控制時序用狀態(tài)機實現(xiàn)，簡化了程序。將數(shù)據(jù)采集存儲系統(tǒng)成功應(yīng)用在新的裸眼3D顯示屏上，為進一步的研宄奠定了基礎(chǔ)。
【附圖說明】
[0024]圖1是本發(fā)明的系統(tǒng)結(jié)構(gòu)框圖。
[0025]圖2是本發(fā)明中功能寄存器的設(shè)置。
[0026]圖3是SDRAM讀寫控制設(shè)計圖。
[0027]圖4是SDRAM寫時序狀態(tài)圖。
[0028]圖5是SDRAM讀模塊模型圖。
【具體實施方式】
[0029]下面詳細描述本發(fā)明的實施方式，所述實施方式的示例在附圖中示出，其中自始至終相同或類似的標號表示相同或類似的元件或具有相同或類似功能的元件。下面通過參考附圖描述的實施方式是示例性的，僅用于解釋本發(fā)明，而不能解釋為對本發(fā)明的限制。
[0030]下面結(jié)合附圖對本發(fā)明的技術(shù)方案做進一步的詳細說明:
[0031]本發(fā)明的系統(tǒng)結(jié)構(gòu)框圖如圖1所示，所述基于FPGA的VGA接口裸眼3D顯示系統(tǒng)，包括模數(shù)轉(zhuǎn)換芯片、FPGA芯片、3D顯示屏和兩塊同步動態(tài)隨機存儲器，其中:所述FPGA芯片包括ADC接口模塊、sealer模塊、12C控制模塊、FPGA主控模塊、LVDS輸出模塊、數(shù)據(jù)位數(shù)轉(zhuǎn)換模塊和SDRAM控制器；所述模數(shù)轉(zhuǎn)換芯片的輸出端依次經(jīng)過ADC接口模塊、scaler模塊、數(shù)據(jù)位數(shù)轉(zhuǎn)換模塊、LVDS輸出模塊后和3D顯示屏的輸入端相連接，模數(shù)轉(zhuǎn)換芯片的輸入端和I2C控制模塊相連接；FPGA主控模塊的輸出端和SDRAM控制器的輸入端相連接，SDRAM控制器的輸出端分別和兩塊同步動態(tài)隨機存儲器相連接，同步動態(tài)隨機存儲器還和數(shù)據(jù)位數(shù)轉(zhuǎn)換模塊相連接。
[0032]其中，F(xiàn)PGA控制模塊起到了核心作用，它作為控制信號產(chǎn)生和處理的中樞對其他外圍電路進行實時的監(jiān)控和管理。其內(nèi)部包括，seal er模塊，12C控制模塊、時鐘同步模塊、數(shù)據(jù)位數(shù)轉(zhuǎn)換模塊、SDRAM控制器等模塊組成。
[0033]設(shè)計中采用XILINX公司spartan6系列的XC6SLX45。XC6SLX45具有43661個邏輯單元，同時還包含了最大2088kb的Block ram模塊。該芯片的頻率和引腳1等資源都能很好的滿足本發(fā)明的要求。
[0034]VGA是用于提供圖像信號的模擬接口，包括RGB3個模擬信號分量以及行場同步信號，在本發(fā)明中，AD轉(zhuǎn)換后像素點頻率為800X600X120HZ = 57.6MHz。由于模擬的VGA信號中包含有行、場同步時間和消隱時間，因此實際計算出來的要比57.6MHz還高，這里暫取66MHz ο
[0035]這么高的采樣率對模數(shù)轉(zhuǎn)換芯片要求很高。這里選用的是AD9883A，它具有采樣精度為8bit的3路通道，最高采樣率為140Msps，300MB的模擬帶寬，可最高采樣分辨率為1280 X 1024，刷新率為75Hz的視頻信號。AD9883A能夠采集多種VGA圖像格式，但卻不能自動檢測圖像格式，必須根據(jù)實際的指標對內(nèi)部寄存器進行初始化，初始化過程通過FPGA —個I2C模塊依靠AD9883的SDA和SCL兩引腳進行，時序符合I2C總線時序標準。
[0036]本發(fā)明中功能寄存器的設(shè)置如圖2所示，由于所采樣到的數(shù)據(jù)分辨率為800*600，并不適合在800*480的屏幕上顯示，因此我們必須在行上進行scaler,把600行轉(zhuǎn)換為480行，