效果： 1. 可實現(xiàn)對多路高分辨率視頻信號實時動態(tài)疊加； 2. 支持兩種方式視頻疊加，第一：通過任意的混疊系數(shù)把前景視頻疊加到背景視頻 上，稱為Alpha-Blending技術；第二：使用顏色嵌位技術把前景視頻的某一種顏色透明然 后疊加到背景視頻上，稱為Color-Keying; 3. 處理速度快、體積小巧、使用方便、價格低廉。
[0017]
【附圖說明】
[0018] 圖1為本發(fā)明系統(tǒng)架構示意圖 圖2為本發(fā)明系統(tǒng)中專用視頻疊加芯片功能模塊架構示意圖 圖3為本發(fā)明內(nèi)存控制器模塊詳細電路設計圖 圖4為本發(fā)明系數(shù)混疊處理單元和顏色嵌位處理單元結構圖 圖5為本發(fā)明數(shù)據(jù)處理模塊中位置比特生成電路結構圖 圖6為本發(fā)明發(fā)送接口引擎電路結構圖 圖中標號說明： 1主控制器模塊、2預處理模塊、3前同步單元、4內(nèi)存控制器模塊、5數(shù)據(jù)處理模塊、 6發(fā)送接口引擎、7高性能DDR控制器模塊、21分辨率檢測單元、22預處理單元、23有效 數(shù)據(jù)提取單元、41接收數(shù)據(jù)通道、42發(fā)送數(shù)據(jù)通道、43訪問仲裁單元、51混疊處理單元、 52顏色嵌位處理單元、71初始化模塊、72相位校準模塊、73控制邏輯模塊、74命令/數(shù) 據(jù)通道模塊、100專用視頻疊加芯片、101外接DDR存儲器、102嵌入式CPU、103DA芯片、 104~106AD芯片、D1~D4專用視頻疊加芯片的第一至第四輸入端、D5~D6專用視頻疊 加芯片的第一至第二輸入輸出端、D7專用視頻疊加芯片的輸出端
【具體實施方式】
[0019] 本發(fā)明詳細結構、應用原理、作用與功效，參照附圖1-6,通過如下實施方式予以說 明。
[0020] 本發(fā)明系統(tǒng)組成架構如圖1所示，包括輸入模塊、專用視頻疊加芯片100、輸出 模塊和運算輔助模塊，其中輸入模塊為三個高帶寬AD芯片104~106,輸出模塊為DA芯 片103,運算輔助模塊包括外接DDR儲存器101和嵌入式CPU102,其中三個高帶寬AD芯片 104~106的輸出端分別連接專用視頻疊加芯片100的第二輸入端、第三輸入端和第四輸 入端D2~D4,高帶寬AD芯片的輸入端連接外部VGA信號；外接DDR儲存器101連接專用 視頻疊加芯片100的第一輸入輸出端D5,嵌入式CPU102連接專用視頻疊加芯片100的第 二輸入輸出端D6,專用視頻疊加芯片100的輸出端D7連接DA芯片103的輸入端，DA芯片 103的輸出端連接輸出VGA接口。
[0021] 前述三個高帶寬AD芯片104~106使用TI(德州儀器）的TVP7001，DA芯片103 為AD(亞德羅半導體）的ADV7125,外置的DDR存儲器101使用三片Sumsung(三星）的 K4H561638F-TCB3,主處理芯片為專用視頻疊加芯片100,網(wǎng)絡控制器芯片使用DM9000E， 嵌入式CPU102使用三星的S3C2410A。NORFLASH為SST39VF1601，與兩片型號為 HY57V561620的SDRAM構成ARM系統(tǒng)，上面運行l(wèi)inux操作系統(tǒng)。在本實施方式中可以使用 PC通過UART或者以太網(wǎng)接口以及使用ARM處理器完成整個系統(tǒng)配置和運行控制。
[0022] 本發(fā)明系統(tǒng)中專用視頻疊加芯片100的功能模塊架構如圖2所示，主控制器模塊 1由I2C主控制器、控制狀態(tài)機和寄存器組構成；視頻預處理單元2由分辨率檢測單元21、 預處理單元22和有效數(shù)據(jù)提取單元23構成；前同步單元3由異步FIFO和同步FIFO構成； 內(nèi)存控制器模塊4由接收數(shù)據(jù)通道41、訪問仲裁單元43和發(fā)送數(shù)據(jù)通道42構成；數(shù)據(jù)處理 模塊5由系數(shù)混疊處理單元51和顏色嵌位處理單元52構成；發(fā)送接口引擎6由異步FIFO 和幀重構模塊構成；高性能DDR控制器7由初始化模塊71、控制邏輯模塊73、數(shù)據(jù)通道74 和相位校準模塊72構成。
[0023] 專用視頻疊加芯片100的功能模塊架構各部分的功能和具體設計方法描述如下： 一、主控制器模塊1，用于對整個系統(tǒng)的控制，協(xié)調(diào)各個功能模塊的操作。該模塊中包含 了所有系統(tǒng)寄存器、用于配置AD寄存器的I2C主控制器、外部配置接口、異常情況的監(jiān)控和 恢復電路。
[0024] 主控制器模塊1對系統(tǒng)的配置和異常情況監(jiān)控過程如下： 1) 上電以后狀態(tài)檢測模塊會檢測各VGA輸入的模式； 2) 狀態(tài)監(jiān)測模塊檢測完成以后，設置主控制器模塊1中與輸入模式相關的參數(shù)； 3) 然后讀出配置ROM(只讀存儲器）中的默認參數(shù)，并通過I2C主控制器配置AD中相 應參數(shù)，然后設置主控制器模塊1中的系統(tǒng)初始化完成寄存器啟動整個系統(tǒng)； 4) 配置主控制器模塊1中復位寄存器，復位整個系統(tǒng)； 5) 主控制器模塊1設置各功能模塊中的參數(shù)，設置完成后系統(tǒng)開始工作； 6) 主控制器模塊1中的狀態(tài)機進入工作狀態(tài)，接收用戶輸入的配置信息； 7) -旦狀態(tài)檢測模塊發(fā)現(xiàn)輸入模式有改變或者系統(tǒng)運行出現(xiàn)異常情況，會再次激活整 個配置和恢復電路，重新配置系統(tǒng)。
[0025] 二、視頻預處理模塊2,用于檢測視頻分辨率，對視頻進行數(shù)字降噪和圖像穩(wěn)定處 理，然后提取出有效數(shù)據(jù)交給后面的功能模塊。其中： 1、 分辨率檢測單元21，其電路工作原理如下：用AD輸入的數(shù)據(jù)時鐘對場同步信號和行 同步信號進行計數(shù)，得到其中六個參數(shù)，包括：場前肩、場消隱、場后肩、行前肩、行消隱、行 后肩，然后對這幾個信號的篩選和比較得到主控制器模塊1中配置ROM的讀地址； 2、 預處理單元22,負責對視頻進行數(shù)字降噪和圖像穩(wěn)定處理。該模塊的輸入輸出保持 一致，都是RGB24比特視頻。在延時敏感的應用環(huán)境中，可通過寄存器旁路掉該處理模塊； 3、 有效數(shù)據(jù)提取單元23,負責提取出視頻中有效數(shù)據(jù)，其后的模塊處理的都是有效數(shù) 據(jù)，減少了處理數(shù)據(jù)量，并且簡化了設計。其電路工作原理如下：用數(shù)據(jù)時鐘對場同步信號 和行同步信號進行計數(shù)，起始點為場同步的下降沿。通過計數(shù)得到行數(shù)和列數(shù)，把行數(shù)和列 數(shù)送入比較器，與場前肩、場消隱、場后肩、行前肩、行消隱、行后肩進行比較，比較的結果就 是數(shù)據(jù)有效信號（data_enable): if((行數(shù)〉場消隱+場后肩and行數(shù)〈總行數(shù)-場前肩）and (列數(shù)〉行消隱+行后肩and列數(shù)〈總列數(shù)-行前肩）） data_enable= 1; else data_enable=0; 以上是其計算方式。
[0026] 三、前同步單元3,負責背景視頻數(shù)據(jù)串并轉換、跨時鐘域和流量控制操作。從電 路設計角度來講，使用移位寄存器進行數(shù)據(jù)串并轉換，轉換之后數(shù)據(jù)寬度為192比特，其中 包含8個像素點的數(shù)據(jù)，對轉換之后的數(shù)據(jù)附上8個比特的地址信息后送入RAM(隨機訪問 存儲器）中緩存起來。該RAM的深度為256,寬度為200比特，其兩個時鐘輸入分別為AD輸 入的數(shù)據(jù)時鐘和系統(tǒng)主時鐘，使用該RAM同時完成了數(shù)據(jù)緩存和跨時鐘域的處理。該模塊 中還定義了一個數(shù)據(jù)計數(shù)器，數(shù)據(jù)處理模塊5根據(jù)該計算器判斷是否緩存了足夠的背景數(shù) 據(jù)。
[0027]四、內(nèi)存控制器模塊4,根據(jù)視頻分辨率大小和外接DDR存儲器101 (本實施例中 使用三個SAMSUNGK4H561638FDDR)的規(guī)格對視頻數(shù)據(jù)進行分拆和打包，然后把數(shù)據(jù)在視 頻中的位置信息嵌入到數(shù)據(jù)流中，以DDR-行容量為訪問粒度調(diào)用高性能DDR內(nèi)存控制器 模塊7完成視頻數(shù)據(jù)的緩存。其詳細電路設計圖如圖3所示，其中： 1、 接收數(shù)據(jù)通道41，該模塊包括三個功能：1)把輸入的像素點的數(shù)據(jù)打包以匹配DDR 的寬度；2)根據(jù)數(shù)據(jù)包在幀內(nèi)所處的位置加上地址信息；3)從數(shù)據(jù)時鐘到DDR控制器處理 時鐘的跨時鐘處理； 接收數(shù)據(jù)通道41的電路工作原理如下：數(shù)據(jù)裁剪模塊送入的數(shù)據(jù)首先通過8個寬度為 24比特的寄存器組成的移位寄存器。同時移位數(shù)據(jù)計數(shù)器對移位的個數(shù)進行計數(shù)，當計數(shù) 到8的時候，把移位寄存器中的數(shù)據(jù)加上地址信息送入數(shù)據(jù)更新寄存器。然后把數(shù)據(jù)更新 寄存器的內(nèi)容送入異步FIFO作跨時鐘域處理。只要異步FIFO中有數(shù)據(jù)就把數(shù)據(jù)讀出來放 在同步FIFO中，該同步FIFO作為打包緩沖存儲器。在數(shù)據(jù)緩沖的