16bit —幀，以便于存入FIFO模塊，達到高度匹配兼容性。
[0020]2.1數(shù)據(jù)存儲模塊(SDRAM)
[0021 ] 本模塊主要對SDRAM進行模式配置及初始化操作。SDRAM模塊必須配置正確的上電邏輯以及模式設(shè)置才能夠進入期望的工作模式。而且必須要先激活相應(yīng)的存儲塊和鎖定對應(yīng)的行列地址，才可以進行特定的邏輯單元的訪問。另外，為了保證存入的數(shù)據(jù)不丟失必須要有定時的刷新邏輯。
[0022]3.1FPGA數(shù)據(jù)收發(fā)模塊
[0023]3.1.1數(shù)據(jù)發(fā)送
[0024]本模塊是利用FPGAl號板將數(shù)據(jù)從SDRAM讀取進行打包處理再經(jīng)由網(wǎng)絡(luò)發(fā)送到FPGA2號板。結(jié)構(gòu)框圖如圖2，具體工作流程如下:
[0025](I)異步FIFO將數(shù)據(jù)采集模塊時鐘轉(zhuǎn)化為系統(tǒng)時鐘域，采用按行送入的方式讀入數(shù)據(jù)；
[0026](2)在數(shù)據(jù)中加入相關(guān)描述，進行打包操作；
[0027](3)包FIFO讀入并存儲數(shù)據(jù)包，將數(shù)據(jù)打包成UPD包，送到發(fā)送模塊傳輸；
[0028]3.1.2數(shù)據(jù)接收
[0029]數(shù)據(jù)轉(zhuǎn)換模塊把接收到的數(shù)據(jù)進行位轉(zhuǎn)換后送入RM_RX模塊，經(jīng)過異步FIFO處理，將數(shù)據(jù)打包送入包FIFO ;以后進入數(shù)據(jù)彈出(pop)模塊得到Sbit的數(shù)據(jù)(data)和數(shù)據(jù)使能信號，之后送入解碼模塊，得到包里面行信號；將處理后的數(shù)據(jù)送入另外一個包FIF0，處理得到一個完整的行信號數(shù)據(jù)傳送到VGA接收端。
[0030]2.4網(wǎng)絡(luò)傳輸模塊
[0031 ] 本模塊主要實現(xiàn)將主機采集到的數(shù)據(jù)經(jīng)過網(wǎng)絡(luò)發(fā)送到從機，網(wǎng)絡(luò)傳輸模塊包括主機發(fā)送與從機接收兩部分。網(wǎng)絡(luò)傳輸模塊的主機發(fā)送單元和從機接收單元和數(shù)據(jù)接收預(yù)處理模塊、數(shù)據(jù)發(fā)送預(yù)處理模塊的區(qū)別在于:數(shù)據(jù)預(yù)處理是對采集到的原始數(shù)據(jù)經(jīng)過相應(yīng)處理后交給網(wǎng)絡(luò)傳輸模塊，網(wǎng)絡(luò)傳輸模塊僅在于實現(xiàn)數(shù)據(jù)從主機發(fā)送到正確的目的從機。
[0032]2.4.1主機發(fā)送模塊
[0033]主機發(fā)送模塊內(nèi)部結(jié)構(gòu)如圖3:主機在接收到數(shù)據(jù)包進行簡單解包操作(即保留其中的源地址SA(Source Address)和Type)后，再將數(shù)據(jù)包直接送入由CPU控制的包FIFO ;CPU完成數(shù)據(jù)處理后將ACK包回發(fā)給從機，并且發(fā)送Send_en和目的地址DA(Destinat1n Address)到Encap,從而控制主機是否與對應(yīng)從機進行通信。
[0034]2.4.2從機接收模塊
[0035]從機接收模塊與上述發(fā)送模塊內(nèi)部結(jié)構(gòu)相似，區(qū)別在于從機的CPU不需要對DA、SA進行處理。因為主機地址固定，其發(fā)出的ACK信號在網(wǎng)絡(luò)中以廣播形式進行傳播。如果從機的Decap檢測到與自身一致的DA，則通過分辨Type來進行控制數(shù)據(jù)包的流向，使之送入到正確的包FIFO。
[0036]2.5圖像顯示模塊
[0037]本模塊采用VGA進行視頻圖像顯示。采用了 Verilog語言實現(xiàn)快速讀取SDRAM，實現(xiàn)了圖像全屏顯示，同時也擴大了數(shù)據(jù)存儲容量。
[0038]在同樣的實驗環(huán)境下，將本發(fā)明實驗結(jié)果與USB總線的高速視頻采集系統(tǒng)進行比較，可以看出:本發(fā)明提供的方法每秒中傳輸?shù)膱D片幀數(shù)較多，傳輸?shù)乃俾氏鄬^快。同樣，將本發(fā)明實驗結(jié)果與基于Rocket I/O的視頻數(shù)據(jù)采集系統(tǒng)進行比較，可以看出:本發(fā)明提供的方法漏幀的機率低，不會出現(xiàn)假同步。并且本發(fā)明的刷新速率相對較快，顯示視頻流暢。
[0039]上面結(jié)合附圖對本發(fā)明進行了示例性描述，顯然本發(fā)明具體實現(xiàn)并不受上述方式的限制，只要采用了本發(fā)明的方法構(gòu)思和技術(shù)方案進行的各種非實質(zhì)性的改進，或未經(jīng)改進將本發(fā)明的構(gòu)思和技術(shù)方案直接應(yīng)用于其它場合的，均在本發(fā)明的保護范圍之內(nèi)。本發(fā)明的保護范圍應(yīng)該以權(quán)利要求書所限定的保護范圍為準。
【主權(quán)項】
1.一種嵌入式網(wǎng)絡(luò)視頻數(shù)據(jù)采集傳輸系統(tǒng)，其特征在于，該系統(tǒng)包括數(shù)據(jù)采集模塊、數(shù)據(jù)存儲模塊、數(shù)據(jù)發(fā)送預(yù)處理模塊、數(shù)據(jù)接收預(yù)處理模塊、網(wǎng)絡(luò)傳輸模塊和視頻數(shù)據(jù)顯示模塊，所述數(shù)據(jù)采集模塊將采集的數(shù)據(jù)發(fā)送到數(shù)據(jù)存儲模塊，數(shù)據(jù)發(fā)送預(yù)處理模塊讀取并處理數(shù)據(jù)存儲模塊的數(shù)據(jù)，并將處理結(jié)果通過網(wǎng)絡(luò)傳輸模塊發(fā)送到數(shù)據(jù)接收預(yù)處理模塊，數(shù)據(jù)接收預(yù)處理模塊將處理后的數(shù)據(jù)發(fā)送到數(shù)據(jù)存儲模塊并通過數(shù)據(jù)顯示模塊顯示。2.根據(jù)權(quán)利要求1所述的嵌入式網(wǎng)絡(luò)視頻數(shù)據(jù)采集傳輸系統(tǒng)，其特征在于，數(shù)據(jù)采集模塊包括攝像頭、時鐘匹配單元。3.根據(jù)權(quán)利要求1所述的嵌入式網(wǎng)絡(luò)視頻數(shù)據(jù)采集傳輸系統(tǒng)，其特征在于，數(shù)據(jù)發(fā)送預(yù)處理模塊包括數(shù)據(jù)轉(zhuǎn)換單元、數(shù)據(jù)包讀出單元、包FIFO單元、異步FIFO單元和數(shù)據(jù)發(fā)送單元。4.根據(jù)權(quán)利要求1所述的嵌入式網(wǎng)絡(luò)視頻數(shù)據(jù)采集傳輸系統(tǒng)，其特征在于，所述網(wǎng)絡(luò)傳輸模塊包括主機發(fā)送單元和從機接收單元。5.根據(jù)權(quán)利要求1所述的嵌入式網(wǎng)絡(luò)視頻數(shù)據(jù)采集傳輸系統(tǒng)，其特征在于:所述視頻顯示模塊包括VGA顯示屏。6.一種嵌入式網(wǎng)絡(luò)視頻數(shù)據(jù)采集傳輸方法，其特征在于，該方法包括以下步驟: 步驟一、數(shù)據(jù)采集模塊采集圖像數(shù)據(jù)，時鐘匹配單元將攝像頭傳出的速率從25MHz轉(zhuǎn)換為轉(zhuǎn)為50MHz，數(shù)據(jù)轉(zhuǎn)換單元將從攝像頭采集轉(zhuǎn)存到數(shù)據(jù)存儲模塊的數(shù)據(jù)從Sbit —幀轉(zhuǎn)換成16bit 一幀； 步驟二、數(shù)據(jù)發(fā)送預(yù)處理模塊從數(shù)據(jù)存儲模塊讀取數(shù)據(jù)進行打包處理再經(jīng)由網(wǎng)絡(luò)發(fā)送到數(shù)據(jù)接收預(yù)處理模塊； 步驟三、數(shù)據(jù)接收預(yù)處理模塊處理接收的數(shù)據(jù)，得到一個完整的行信號數(shù)據(jù)傳送到數(shù)據(jù)顯示模塊。7.根據(jù)權(quán)利要求6所述的嵌入式網(wǎng)絡(luò)視頻數(shù)據(jù)采集傳輸方法，其特征在于，所述步驟二包括以下步驟: 步驟a，異步FIFO將數(shù)據(jù)采集模塊時鐘轉(zhuǎn)化為系統(tǒng)時鐘域，采用按行送入的方式讀入數(shù)據(jù)； 步驟b，在數(shù)據(jù)中加入相關(guān)描述，進行打包操作； 步驟C，包FIFO讀入并存儲數(shù)據(jù)包，將數(shù)據(jù)打包成UPD包，送到發(fā)送模塊傳輸。8.根據(jù)權(quán)利要求6所述的嵌入式網(wǎng)絡(luò)視頻數(shù)據(jù)采集傳輸方法，其特征在于，所述步驟三數(shù)據(jù)轉(zhuǎn)換模塊把接收到的數(shù)據(jù)進行位轉(zhuǎn)換后送入RM_RX模塊，經(jīng)過異步FIFO處理，將數(shù)據(jù)打包送入包FIFO ;以后進入數(shù)據(jù)彈出(pop)模塊得到Sbit的數(shù)據(jù)(data)和數(shù)據(jù)使能信號，之后送入解碼模塊，得到包里面行信號；將處理后的數(shù)據(jù)送入另外一個包FIFO，處理得到一個完整的行信號數(shù)據(jù)傳送到VGA接收端。
【專利摘要】本發(fā)明公開了一種嵌入式網(wǎng)絡(luò)視頻數(shù)據(jù)采集傳輸系統(tǒng)及方法，該系統(tǒng)包括數(shù)據(jù)采集模塊、數(shù)據(jù)發(fā)送預(yù)處理模塊、網(wǎng)絡(luò)傳輸模塊、數(shù)據(jù)接收預(yù)處理模塊、數(shù)據(jù)顯示模塊和數(shù)據(jù)存儲模塊，所述數(shù)據(jù)采集模塊將采集的數(shù)據(jù)發(fā)送到數(shù)據(jù)存儲模塊，數(shù)據(jù)發(fā)送預(yù)處理模塊讀取并處理數(shù)據(jù)處理模塊的數(shù)據(jù)，并將處理結(jié)果通過網(wǎng)絡(luò)傳輸模塊發(fā)送到數(shù)據(jù)接收預(yù)處理模塊，數(shù)據(jù)接收預(yù)處理模塊將處理后的數(shù)據(jù)發(fā)送到數(shù)據(jù)存儲模塊并通過數(shù)據(jù)顯示模塊顯示，實現(xiàn)系統(tǒng)的數(shù)字化，節(jié)省纜線，大大降低了開發(fā)與應(yīng)用成本。
【IPC分類】H04L29/06, H04N7/18, H04L29/08
【公開號】CN105163064
【申請?zhí)枴緾N201510447282
【發(fā)明人】王再見, 謝小娟, 馮友宏, 楊凌云, 吳丹丹, 萬婷, 邢青青
【申請人】安徽師范大學(xué)
【公開日】2015年12月16日
【申請日】2015年7月23日