一種抗錯誤注入攻擊的3d密碼芯片的制造方法及裝置的制造方法
【技術領域】
[0001] 本發(fā)明涉及3D密碼芯片的安全技術領域，尤其涉及一種抗錯誤注入攻擊的3D密 碼芯片的制造方法及裝置。
【背景技術】
[0002] 目前，隨著娃通孔技術（Through Silicon Vias，簡稱TSV)的發(fā)展，TSV技術正將 集成電路的互連線由平面走向轉到三維立體（3D)走向，形成三維互聯(lián)結構。三維互連結構 對空間的利用率優(yōu)于平面結構，從而在本質上減少了互連線長度，縮短了互連線延遲和功 耗，從而降低了整個電路的延遲和功耗。密碼芯片屬于集成電路產業(yè)中一個非常重要的分 支，廣泛應用在對敏感信息需要保密的場合，例如個人電腦，網絡路由器，銀行卡，電子護照 等。
[0003] 然而，一方面由于3D芯片中的敏感單元在3D芯片上的分布會影響錯誤注入攻擊 密碼芯片的成功與否（分布于中間層的敏感單元相對安全），另一方面TSV和淺溝槽隔離 (Shallow Trench Isolation，簡稱STI)對載粒子迀移率影響也會導致錯誤注入攻擊方法 和安全性加固方法的不同。顯然，這將給基于TSV的3D密碼芯片的制造帶來了巨大的挑戰(zhàn)。 目前業(yè)界已有的發(fā)明都只是對3D集成電路中TSV互連和布局的優(yōu)化，并沒有將安全性考慮 到3D密碼芯片的制造中，造成當前的3D密碼芯片抵抗錯誤注入攻擊的能力較弱。

【發(fā)明內容】

[0004] 本發(fā)明的實施例提供一種抗錯誤注入攻擊的3D密碼芯片的制造方法及裝置，以 解決當前的3D密碼芯片的制造沒有考慮其抵抗錯誤注入攻擊的安全性，造成當前的3D密 碼芯片抵抗錯誤注入攻擊的能力較弱的問題。
[0005] 為達到上述目的，本發(fā)明采用如下技術方案：
[0006] 一種抗錯誤注入攻擊的3D密碼芯片的制造方法，其特征在于，包括：
[0007] 根據(jù)密碼電路所采用的密碼算法所對應的錯誤注入攻擊方法確定密碼電路中的 敏感邏輯單元；
[0008] 將所述密碼電路進行3D層次劃分，將所述敏感邏輯單元劃分到3D層次中的中間 層，生成3D層次劃分后的3D密碼電路；
[0009] 根據(jù)3D密碼電路中受TSV和STI影響下的載粒子迀移率確定3D密碼電路中敏感 邏輯單元所處區(qū)域的易翻轉區(qū)域類型；所述易翻轉區(qū)域包括：PM0S易翻轉區(qū)、NMOS易翻轉 區(qū)和隨機翻轉區(qū)；
[0010] 在所述PMOS易翻轉區(qū)、NMOS易翻轉區(qū)和隨機翻轉區(qū)中的敏感邏輯單元位置處插 入對應的傳感器，完成3D密碼芯片的安全性制造。
[0011] 具體的，所述根據(jù)密碼電路所采用的密碼算法所對應的錯誤注入攻擊方法確定密 碼電路中的敏感邏輯單元，包括：
[0012] 若所述密碼算法為RSA算法，確定密碼電路中的私鑰寄存器電路為敏感邏輯單 元；
[0013] 若所述密碼算法為CRT-RSA算法，確定密碼電路中的參與RSA加密算法中的Sp運 算的所有邏輯單元為敏感邏輯單元。
[0014] 具體的，將所述密碼電路進行3D層次劃分，將所述敏感邏輯單元劃分到3D層次中 的中間層，生成3D層次劃分后的3D密碼電路，包括：
[0015] 獲取所述密碼電路的2D芯片模式下的面積、密碼電路中的硅通孔的面積和硅通 孔的數(shù)目，以及密碼電路3D芯片待劃分的層數(shù)；
[0016] 根據(jù)所述密碼電路的2D芯片模式下的面積、密碼電路中的硅通孔的面積和硅通 孔的數(shù)目，以及密碼電路3D芯片待劃分的層數(shù)確定3D芯片的預估最小面積：
[0018] 其中，A3d為所述3D芯片的預估最小面積；A2d為所述密碼電路的2D芯片模式下的 面積；Nsub layCT為密碼電路3D芯片待劃分的層數(shù)；Atsv為硅通孔的面積；Ntsv為硅通孔的數(shù) 目。
[0019] 進一步的，將所述密碼電路進行3D層次劃分，將所述敏感邏輯單元劃分到3D層次 中的中間層，生成3D層次劃分后的3D密碼電路，還包括：
[0020] 獲取所有敏感邏輯單元的面積Anrodul^
[0021] 判斷所述所有敏感邏輯單元的面積Amcidulf3是否小于等于A 3DX (Nsub layCT_2);
[0022] 若
，將所述3D芯片的預估最小面積A3d確定為所述3D芯 片的實際最小面積；
[0023] 若
確定為所述3D芯片的實際最小面積。
[0024] 進一步的，將所述密碼電路進行3D層次劃分，將所述敏感邏輯單元劃分到3D層次 中的中間層，生成3D層次劃分后的3D密碼電路，還包括：
[0025] 根據(jù)TSV數(shù)目優(yōu)化策略將所述密碼電路中除所述敏感邏輯單元以外的其他電路 分配到3D層次劃分的各層中，其中所述各層的面積相等。
[0026] 具體的，所述根據(jù)3D密碼電路中受TSV和STI影響下的載粒子迀移率確定3D密 碼電路中敏感邏輯單元所處區(qū)域的易翻轉區(qū)域類型，包括：
[0027] 根據(jù)3D密碼電路中的一區(qū)域的NMOS管的摻雜濃度，計算確定沒有應力影響下的 電子迀移率μ n (Nd);
[0029] 其中，Nd為所述3D密碼電路中的一區(qū)域的NMOS管的摻雜濃度。
[0030] 進一步的，所述根據(jù)3D密碼電路中受TSV和STI影響下的載粒子迀移率確定3D 密碼電路中敏感邏輯單元所處區(qū)域的易翻轉區(qū)域類型，還包括：
[0031] 根據(jù)3D密碼電路中的一區(qū)域的PMOS管的摻雜濃度，計算確定沒有應力影響下的 空穴迀移率μ p(NA);
[0033] 其中，Na為所述3D密碼電路中的一區(qū)域的PMOS管的摻雜濃度。
[0034] 進一步的，所述根據(jù)3D密碼電路中受TSV和STI影響下的載粒子迀移率確定3D 密碼電路中敏感邏輯單元所處區(qū)域的易翻轉區(qū)域類型，還包括：
[0035] 根據(jù)公式：
[0037] 確定在應力影響下的電子迀移率的變化率
其中，AynS受應力 影響下的電子迀移率的變化量；
為受硅通孔影響的電子迀移率的變化率在 各個方向的和
為受淺溝槽隔離影響的電子迀移率的變化率在各個方向的 和；
[0038] 根據(jù)公式：
[0040] 確定在應力影響下的空穴迀移率的變化率
其中，A μ p為受應力影 響下的空穴迀移率的變化量；
為受硅通孔影響的空穴迀移率的變化率在 各個方向的和；
為受淺溝槽隔離影響的空穴迀移率的變化率在各個方向的 和；
[0041] 根據(jù)公式：
[0043] 確定3D密碼電路中引起PMOS管翻轉的最大電荷；其中，Qslg._s為所述引起PMOS 管翻轉的最大電荷；I'。"為3D密碼電路在錯誤注入下，且有應力影響下的漏電流；I ^為3D 密碼電路在錯誤注入下，且沒有應力影響下的漏電流；kp為常數(shù)；
[0044] 根據(jù)公式：
[0046] 確定3D密碼電路中引起NMOS管翻轉的最大電荷；其中，Qslg._s為所述引起PMOS 管翻轉的最大電荷；I'。"為3D密碼電路在錯誤注入下，且有應力影響下的漏電流；I ^為3D 密碼電路在錯誤注入下，且沒有應力影響下的漏電流；1為常數(shù)；
[0047] 比較
的大小；
[0048] 若 則所述區(qū)域為NMOS易翻轉區(qū)；
[0049] 若 則所述區(qū)域為PMOS易翻轉區(qū)；
[0050] 若 則所述區(qū)域為隨機翻轉區(qū)。
[0051] -種抗錯誤注入攻擊的3D密碼芯片的制造裝置，包括：
[0052] 敏感邏輯單元確定單元，用于根據(jù)密碼電路所采用的密碼算法所對應的錯誤注入 攻擊方法確定密碼電路中的敏感邏輯單元；
[0053] 3D層次劃分單元，用于將所述密碼電路進行3D層次劃分，將所述敏感邏輯單元劃 分到3D層次中的中間層，生成3D層次劃分后的3D密碼電路；
[0054] 易翻轉區(qū)域確定單元，用于根據(jù)3D密碼電路中受TSV和STI影響下的載粒子迀 移率確定3D密碼電路中敏感邏輯單元所處區(qū)域的易翻轉區(qū)域類型；所述易翻轉區(qū)域包括： PMOS易翻轉區(qū)、NMOS易翻轉區(qū)和隨機翻轉區(qū)；
[0055] 3D密碼芯片生成單元，用于在所述PMOS易翻轉區(qū)、NMOS易翻轉區(qū)和隨機翻轉區(qū)中 的敏感邏輯單元位置處分別插入對應的傳感器，完成3D密碼芯片的安全性制造。
[0056] 其中，所述敏感邏輯單元確定單元，具體用于：
[0057] 在所述密碼算法為RSA算法時，確定密碼電路中的私鑰寄存器電路為敏感邏輯單 元；
[0058] 在所述密碼算法為CRT-RSA算法時，確定密碼電路中的參與RSA加密算法中的Sp 運算的所有邏輯單元為敏感邏輯單元。
[0059] 具體的，所述3D層次劃分單元，包括：
[0060] 數(shù)據(jù)獲取模塊，用于獲取所述密碼電路的2D芯片模式下的面積、密碼電路中的硅 通孔的面積和硅通孔的數(shù)目，以及密碼電路3D芯片待劃分的層數(shù)；
[0061] 最小面積計算模塊，用于根據(jù)所述密碼電路的2D芯片模式下的面積、密碼電路中 的硅通孔的面積和硅通孔的數(shù)目，以及密碼電路3D芯片待劃分的層數(shù)確定3D芯片的預估 最小面積：