所述第四采樣器-復(fù)接 器塊中的復(fù)接器-鎖存器的選擇輸入;以及 所述第四采樣器-復(fù)接器塊中的復(fù)接器-鎖存器的輸出連接至所述第一采樣器-復(fù)接 器塊中的復(fù)接器-鎖存器的選擇輸入。3. 根據(jù)權(quán)利要求2所述的系統(tǒng),其中: 所述時(shí)鐘發(fā)生器進(jìn)一步具有: 第三時(shí)鐘輸出,具有相對(duì)于所述第二相位延遲一個(gè)單位間隔的第三相位以及等于50% 的占空比, 第四時(shí)鐘輸出,具有相對(duì)于所述第三相位延遲一個(gè)單位間隔的第四相位以及等于50% 的占空比, 所述第一相位相對(duì)于所述第四相位延遲一個(gè)單位間隔, 所述時(shí)鐘發(fā)生器的所述第一時(shí)鐘輸出連接至所述第四采樣器-復(fù)接器塊中的復(fù)接 器-鎖存器的時(shí)鐘輸入, 所述時(shí)鐘發(fā)生器的所述第三時(shí)鐘輸出連接至所述第二采樣器-復(fù)接器塊中的復(fù)接 器-鎖存器的時(shí)鐘輸入以及所述第三采樣器-復(fù)接器塊中的第一采樣器和第二采樣器的公 共時(shí)鐘輸入,以及 所述時(shí)鐘發(fā)生器的所述第四時(shí)鐘輸出連接至所述第三采樣器-復(fù)接器塊中的復(fù)接 器-鎖存器的時(shí)鐘輸入以及所述第四采樣器-復(fù)接器塊中的第一采樣器和第二采樣器的公 共時(shí)鐘輸入。4. 根據(jù)權(quán)利要求1所述的系統(tǒng),其中所述第一邏輯電平是邏輯'低',所述第二邏輯電 平是邏輯'低'。5. 根據(jù)權(quán)利要求1所述的系統(tǒng),其中所述第一采樣器-復(fù)接器塊中的復(fù)接器-鎖存器 包括: 第一差分對(duì),具有差分輸出并且包括第一晶體管和第二晶體管,以及 第二差分對(duì),具有差分輸出并且包括第三晶體管和第四晶體管, 所述第一差分對(duì)的差分輸出連接至所述第二差分對(duì)的差分輸出。6. 根據(jù)權(quán)利要求1所述的系統(tǒng),其中所述第一采樣器包括: 差分對(duì),包括第一晶體管和第二晶體管;以及 交叉耦合對(duì),包括第三晶體管和第四晶體管。7. -種用于預(yù)測(cè)判決反饋均衡的系統(tǒng),所述系統(tǒng)包括: 第一采樣器-復(fù)接器塊和第二采樣器-復(fù)接器塊,所述第一采樣器-復(fù)接器塊和所述 第二采樣器-復(fù)接器塊中的每一個(gè)包括: 第一采樣器和第二采樣器, 所述第一采樣器和所述第二采樣器具有公共模擬輸入和公共時(shí)鐘輸入, 所述第一采樣器和所述第二采樣器中的每一個(gè)采樣器在其時(shí)鐘輸入處的第一時(shí)鐘信 號(hào)是第一邏輯電平時(shí)維持其輸出狀態(tài);和 復(fù)接器-鎖存器,連接至所述第一采樣器的輸出和所述第二采樣器的輸出, 所述復(fù)接器-鎖存器具有時(shí)鐘輸入、選擇輸入和輸出, 所述復(fù)接器-鎖存器在其時(shí)鐘輸入處的第二時(shí)鐘信號(hào)是第二邏輯電平時(shí)維持其輸出 狀態(tài), 所述第一采樣器-復(fù)接器塊中的復(fù)接器-鎖存器的輸出連接至所述第二采樣器-復(fù)接 器塊中的復(fù)接器-鎖存器的選擇輸入。8. 根據(jù)權(quán)利要求7所述的系統(tǒng),進(jìn)一步包括時(shí)鐘發(fā)生器,所述時(shí)鐘發(fā)生器具有: 第一時(shí)鐘輸出,具有第一相位,以及 第二時(shí)鐘輸出,具有相對(duì)于所述第一相位延遲一個(gè)單位間隔的第二相位, 所述時(shí)鐘發(fā)生器的所述第一時(shí)鐘輸出連接至所述第一采樣器-復(fù)接器塊中的第一采 樣器和第二采樣器的公共時(shí)鐘輸入。9. 根據(jù)權(quán)利要求8所述的系統(tǒng),其中: 所述第一時(shí)鐘輸出具有等于50%的占空比,并且 所述第二時(shí)鐘輸出具有等于50%的占空比。10. 根據(jù)權(quán)利要求8所述的系統(tǒng),其中: 所述時(shí)鐘發(fā)生器的所述第二時(shí)鐘輸出連接至所述第一采樣器-復(fù)接器塊中的復(fù)接 器-鎖存器的時(shí)鐘輸入以及所述第二采樣器-復(fù)接器塊中的第一采樣器和第二采樣器的公 共時(shí)鐘輸入。11. 根據(jù)權(quán)利要求10所述的系統(tǒng),其中: 所述第一時(shí)鐘輸出具有等于50%的占空比,并且 所述第二時(shí)鐘輸出具有等于50%的占空比。12. 根據(jù)權(quán)利要求7所述的系統(tǒng),包括四個(gè)采樣器-復(fù)接器塊,所述四個(gè)采樣器-復(fù)接 器塊包括所述第一采樣器-復(fù)接器塊、所述第二采樣器-復(fù)接器塊、第三采樣器-復(fù)接器塊 和第四采樣器-復(fù)接器塊,所述第三采樣器-復(fù)接器塊和所述第四采樣器-復(fù)接器塊中的 每一個(gè)包括: 第一采樣器和第二采樣器, 該第一采樣器和該第二采樣器具有公共模擬輸入和公共時(shí)鐘輸入, 該第一采樣器和該第二采樣器中的每一個(gè)采樣器在其時(shí)鐘輸入處的第三時(shí)鐘信號(hào)是 所述第一邏輯電平時(shí)維持其輸出狀態(tài);和 復(fù)接器-鎖存器,連接至該第一采樣器的輸出和該第二采樣器的輸出, 該復(fù)接器-鎖存器具有時(shí)鐘輸入、選擇輸入和輸出, 該復(fù)接器-鎖存器在其時(shí)鐘輸入處的第四時(shí)鐘信號(hào)是所述第二邏輯電平時(shí)維持其輸 出狀態(tài), 其中: 所述第二采樣器-復(fù)接器塊中的復(fù)接器-鎖存器的輸出連接至所述第三采樣器-復(fù)接 器塊中的復(fù)接器-鎖存器的選擇輸入;并且 所述第三采樣器-復(fù)接器塊中的復(fù)接器-鎖存器的輸出連接至所述第四采樣器-復(fù)接 器塊中的復(fù)接器-鎖存器的選擇輸入;以及 所述第四采樣器-復(fù)接器塊中的復(fù)接器-鎖存器的輸出連接至所述第一采樣器-復(fù)接 器塊中的復(fù)接器-鎖存器的選擇輸入。13. 根據(jù)權(quán)利要求12所述的系統(tǒng),進(jìn)一步包括時(shí)鐘發(fā)生器,所述時(shí)鐘發(fā)生器具有: 第一時(shí)鐘輸出,具有第一相位,以及 第二時(shí)鐘輸出,具有相對(duì)于所述第一相位延遲一個(gè)單位間隔的第二相位, 第三時(shí)鐘輸出,具有相對(duì)于所述第二相位延遲一個(gè)單位間隔的第三相位, 第四時(shí)鐘輸出,具有相對(duì)于所述第三相位延遲一個(gè)單位間隔的第四相位, 其中: 所述第一相位相對(duì)于所述第四相位延遲一個(gè)單位間隔, 所述時(shí)鐘發(fā)生器的所述第一時(shí)鐘輸出連接至所述第四采樣器-復(fù)接器塊中的復(fù)接 器-鎖存器的時(shí)鐘輸入以及所述第一采樣器-復(fù)接器塊中的第一采樣器和第二采樣器的公 共時(shí)鐘輸入, 所述時(shí)鐘發(fā)生器的所述第二時(shí)鐘輸出連接至所述第一采樣器-復(fù)接器塊中的復(fù)接 器-鎖存器的時(shí)鐘輸入以及所述第二采樣器-復(fù)接器塊中的第一采樣器和第二采樣器的公 共時(shí)鐘輸入, 所述時(shí)鐘發(fā)生器的所述第三時(shí)鐘輸出連接至所述第二采樣器-復(fù)接器塊中的復(fù)接 器-鎖存器的時(shí)鐘輸入以及所述第三采樣器-復(fù)接器塊中的第一采樣器和第二采樣器的公 共時(shí)鐘輸入, 所述時(shí)鐘發(fā)生器的所述第四時(shí)鐘輸出連接至所述第三采樣器-復(fù)接器塊中的復(fù)接 器-鎖存器的時(shí)鐘輸入以及所述第四采樣器-復(fù)接器塊中的第一采樣器和第二采樣器的公 共時(shí)鐘輸入。14. 根據(jù)權(quán)利要求13所述的系統(tǒng),其中: 所述第一時(shí)鐘輸出具有等于50%的占空比, 所述第二時(shí)鐘輸出具有等于50%的占空比, 所述第三時(shí)鐘輸出具有等于50%的占空比,并且 所述第四時(shí)鐘輸出具有等于50 %的占空比。15. 根據(jù)權(quán)利要求7所述的系統(tǒng),其中所述第一邏輯電平是與所述第二邏輯電平相同 的邏輯電平。16. 根據(jù)權(quán)利要求15所述的系統(tǒng),其中所述第一邏輯電平是邏輯'低',所述第二邏輯 電平是邏輯'低'。17. 根據(jù)權(quán)利要求7所述的系統(tǒng),其中所述第一采樣器-復(fù)接器塊中的復(fù)接器-鎖存器 包括: 第一差分對(duì),具有差分輸出并且包括第一晶體管和第二晶體管,以及 第二差分對(duì),具有差分輸出并且包括第三晶體管和第四晶體管, 所述第一差分對(duì)的差分輸出連接至所述第二差分對(duì)的差分輸出。18. 根據(jù)權(quán)利要求7所述的系統(tǒng),進(jìn)一步包括連接至所述第一采樣器-復(fù)接器塊中的加 法器。19. 一種顯示器,包括: 時(shí)序控制器,包括數(shù)字輸出;以及 驅(qū)動(dòng)器集成電路,包括: 集成電路輸入;以及 根據(jù)權(quán)利要求7所述的系統(tǒng)的輸入,連接至所述集成電路輸入, 所述時(shí)序控制器的所述數(shù)字輸出連接至所述驅(qū)動(dòng)器集成電路的所述集成電路輸入。20. -種用于預(yù)測(cè)判決反饋均衡的系統(tǒng),所述系統(tǒng)包括: 第一采樣器-復(fù)接器塊,包括: 第一采樣器和第二采樣器, 所述第一采樣器和所述第二采樣器具有公共模擬輸入和公共時(shí)鐘輸入, 所述第一采樣器和所述第二采樣器中的每一個(gè)采樣器在其時(shí)鐘輸入處的第一時(shí)鐘信 號(hào)是第一邏輯電平時(shí)維持其輸出狀態(tài);以及 復(fù)接器-鎖存器,連接至所述第一采樣器的輸出和所述第二采樣器的輸出, 所述復(fù)接器-鎖存器具有時(shí)鐘輸入、選擇輸入和輸出, 所述復(fù)接器-鎖存器在其時(shí)鐘輸入處的第二時(shí)鐘信號(hào)是第二邏輯電平時(shí)維持其輸出 狀態(tài), 第二采樣器-復(fù)接器塊,包括: 第三采樣器和第四采樣器, 所述第三采樣器和所述第四采樣器具有公共模擬輸入和公共時(shí)鐘輸入, 所述第三采樣器和所述第四采樣器中的每一個(gè)采樣器在其時(shí)鐘輸入處的第三時(shí)鐘信 號(hào)是第一邏輯電平時(shí)維持其輸出狀態(tài);以及 復(fù)接器-鎖存器,連接至所述第三采樣器的輸出和所述第四采樣器的輸出, 該復(fù)接器-鎖存器具有時(shí)鐘輸入、選擇輸入和輸出, 該復(fù)接器-鎖存器在其時(shí)鐘輸入處的第四時(shí)鐘信號(hào)是第二邏輯電平時(shí)維持其輸出狀 態(tài), 所述第一采樣器-復(fù)接器塊中的復(fù)接器-鎖存器的輸出連接至所述第二采樣器-復(fù)接 器塊中的復(fù)接器-鎖存器的選擇輸入;以及 時(shí)鐘發(fā)生器,具有: 第一時(shí)鐘輸出,具有第一相位和等于50%的占空比,以及 第二時(shí)鐘輸出,具有相對(duì)于所述第一相位延遲一個(gè)單位間隔的第二相位和等于50%的 占空比, 所述時(shí)鐘發(fā)生器的所述第一時(shí)鐘輸出連接至所述第一采樣器-復(fù)接器塊中的所述第 一采樣器和所述第二采樣器的公共時(shí)鐘輸入,以及 所述時(shí)鐘發(fā)生器的所述第二時(shí)鐘輸出連接至所述第一采樣器-復(fù)接器塊中的復(fù)接 器-鎖存器的時(shí)鐘輸入以及所述第二采樣器-復(fù)接器塊中的所述第三采樣器和所述第四采 樣器的公共時(shí)鐘輸入。
【專利摘要】本發(fā)明公開(kāi)一種CML四分之一速率預(yù)測(cè)判決反饋均衡器體系結(jié)構(gòu)。在一個(gè)實(shí)施例中,多個(gè)采樣器-復(fù)接器塊一次采樣一個(gè)接收到的模擬信號(hào),每個(gè)采樣器-復(fù)接器塊包括由多相位時(shí)鐘控制的兩個(gè)采樣器以及復(fù)接器-鎖存器;并且每個(gè)復(fù)接器-鎖存器的輸出用于控制另一復(fù)接器-鎖存器的選擇輸入,每個(gè)復(fù)接器-鎖存器的輸出可以代表最后接收的比特的值,使得另一復(fù)接器-鎖存器選擇兩個(gè)采樣器中適合的一個(gè)采樣器,每個(gè)采樣器在采樣前向所接收的模擬信號(hào)施加不同的校正。每個(gè)復(fù)接器-鎖存器是鐘控元件,其在其時(shí)鐘輸入處的信號(hào)具有第一邏輯電平時(shí)跟蹤數(shù)據(jù)輸入并且在其時(shí)鐘輸入具有另一(即第二)邏輯電平時(shí)維持其輸出狀態(tài)。
【IPC分類】H04L25/03
【公開(kāi)號(hào)】CN105282063
【申請(qǐng)?zhí)枴緾N201510279193
【發(fā)明人】M·赫克馬特, A·阿米爾克漢尼
【申請(qǐng)人】三星顯示有限公司
【公開(kāi)日】2016年1月27日
【申請(qǐng)日】2015年5月27日
【公告號(hào)】US20150349984