孤L相當(dāng)。源極為基板，所有的柱子終止在基板處，且因此源級對所有的半導(dǎo)體單元（柱 子）是共用的。每一個柱子的另一端是半導(dǎo)體單元的漏極。在每一個柱子中存在源極與漏 極之間的通道，此外所述通道長度應(yīng)當(dāng)大于DBL。類似于此的半導(dǎo)體單元的制造工藝適用于 具有柱型通道W及薄片狀共用字線的立體（3D)集成。因此，元件級忍片識別也能夠W-種 與S維LSI相容的方式提出。
[0162] 最好的是，當(dāng)沒有離子存在于通道中的源極邊緣上時，上文所提及的通道長度足 夠長W使漏極電流穩(wěn)定。一般而言，通道長度超過DBL的S倍；也就是30皿。 陽163] <第^^一實施例：晶界〉
[0164] 圖61為一種通道的晶界的晶粒示意圖。示出于圖61中的所述通道可例如是，審U造于圖11所示的集成電路中，且所述通道可由多晶娃所制成。所述通道中的多晶娃可由圖 61中所示的晶粒及晶界所組成，且所述晶?？稍谔幚砑訜徇^程中沿著垂直于基板表面的方 向生成。晶粒的大?。ňЯ５膶挾萕gr)因此對溫度W及加熱過程敏感。所述平均晶粒寬 度一般例如是數(shù)十納米至幾百納米。另一方面，晶界的寬度Wgb-般為數(shù)個納米。 陽165] 圖62為具有晶界的晶體管元件W及不具有晶界的晶體管元件的感測闊值電壓Vt 值的分布示意圖。如圖62所示，感測闊值電壓Vt值的分布可分為兩個峰值，其是由隔離于 晶界的正離子所造成，右邊的峰值敏感于柵極寬度分散性、柵極長度分散性、字線電阻分散 性、比特線電阻分散性等等。運些分散性不僅見于右邊的峰值，但也可見于左邊的峰值。因 為晶界的位置和數(shù)量可W是概率性的，故左邊的峰值的闊值電壓為分散的。舉例而言，晶粒 的數(shù)目可W泊松分布（Poissondistr化Ution)進行描述。此后在本實施例的說明中，將源 極和漏極是P型區(qū)域和所述導(dǎo)電載體為空穴，然而本發(fā)明并不限于此范例。
[0166] 應(yīng)注意的是，闊值電壓Vt被位于通道的源極端的正離子降低、被位于通道的中屯、 的正離子部分地降低、W及被位于漏極端的正離子輕微地降低。圖63為不具有晶界的罐片 晶體管的結(jié)構(gòu)示意圖，圖64為具有位于通道的源極端的晶界的罐片晶體管的導(dǎo)電狀態(tài)示 意圖，圖65為具有位于通道的中屯、的晶界的罐片晶體管的導(dǎo)電狀態(tài)示意圖，W及圖66為具 有位于通道的漏極端的晶界的罐片晶體管的導(dǎo)電狀態(tài)示意圖。介于源極S與漏極D之間的 通道可在半導(dǎo)體單元的納米線結(jié)構(gòu)或立柱結(jié)構(gòu)實施，其中，所述通道具有長度L和厚度Z。
[0167] 在本發(fā)明的一示范性實施例中，基本電荷對于電位分布的影響大約為lOOmV，跨越 通道層的典型電場大約為0.IMV/cm，運表示基本電荷的影響可W從接口上10納米消失，此 正好是DBL。此外，晶界可存儲多個離子，也因此晶界的影響可能消失在幾個10皿W下。因 此，當(dāng)通道中晶界的位置相較于漏極更靠近源極時，則晶界影響到闊值電壓Vt的分布。然 而，應(yīng)注意的是，本發(fā)明不限于上述范例。
[0168] 在圖63中，無空穴的電流因晶體管中沒有晶界而被反射。當(dāng)晶界存在于源極端 時，如圖64所示，則空穴流由于位于源極端的晶界析出（segregated)的正電荷而被反射于 通道的源極端。當(dāng)晶界存在于通道的中屯、時，如圖65所示，則空穴流被位于晶界析出的正 電荷部分地反射。此外，當(dāng)晶界存在于通道的漏極端時，如圖66所示，則空穴流被位于晶界 析出的正電荷輕微地反射。應(yīng)更注意的是，晶界的數(shù)目并不限于所述的范例。除了通道不 具有晶界或具有一個晶界之外，如圖63-66所示，通道中可存在一個W上的晶界。
[0169] 在一些實施例中，圖61所示晶粒寬度Wgr沿著生成通道的垂直于基板表面上的垂 直軸變化。因此，通道的厚度應(yīng)調(diào)整W控制平均晶粒寬度更適合于通道層中。在一些實施 例中，通道的長度L介于平均晶粒寬度與=倍平均晶粒寬度之間。此外，通道層的厚度可小 于通道的平均晶粒寬度。除此之外，在一些實施例中，通道為納米線結(jié)構(gòu)的一部份，納米線 的直徑可小于通道的平均晶粒寬度。另一方面，當(dāng)通道為柱狀結(jié)構(gòu)的一部分時，則柱狀結(jié)構(gòu) 的直徑可小于通道的平均晶粒寬度。
[0170] <第十二實施例：數(shù)據(jù)交換方法〉 陽171] 圖67為本發(fā)明一個示范性實施例的數(shù)據(jù)交換系統(tǒng)的方塊示意圖。圖68為本發(fā)明 一個示范性實施例的數(shù)據(jù)交換的方法流程圖。參照圖67,數(shù)據(jù)交換系統(tǒng)包含第一裝置610、 第二裝置620、W及網(wǎng)絡(luò)650。所述第一裝置610可包含識別管理單元630,且所述第二裝置 620包含集成電路640。此外，所述集成電路640可例如是圖11所示的集成電路700。另 一方面，第一裝置610可例如是決定與第二裝置620的通信會話是否安全的數(shù)據(jù)中屯、。應(yīng) 注意的是，所述第一裝置610W及第二裝置620的數(shù)目并不限于圖67所示。參照圖67W 及圖68,圖67中所示的系統(tǒng)可用W執(zhí)行介于第一裝置610與第二裝置620之間的數(shù)據(jù)交 換方法。在步驟S700中，第一裝置610提供封包的第一組PlW通過網(wǎng)絡(luò)650傳遞至第二 裝置620。封包的第一組可包含讀取電壓的順序，例如是柵極電壓。應(yīng)強調(diào)的是，網(wǎng)絡(luò)650 可W是任意能夠傳遞數(shù)據(jù)封包且適合的有線或無線網(wǎng)絡(luò)。在步驟S710中，第二裝置620的 集成電路640反應(yīng)于封包的第一組而產(chǎn)生封包的第二組P2。所述產(chǎn)生封包的第二組P2的 方法可例如是參照圖33W及圖43-44所示的方法。然后，傳遞封包的第二組P2至第一裝 置610。在一實施例中，第一裝置610可寄送封包的第一組Pl中的柵極電壓的順序，且第 二裝置620可在封包的第二組P2中輸出多個分別對應(yīng)至一柵極電壓的映射表。換句話說， 第二裝置620可根據(jù)由第一裝置610使用上述的密碼生成方法所寄送的一柵極電壓而產(chǎn) 生一映射表。封包的第一組PlW及封包的第二組P2可分為多個封包，但本發(fā)明不W此為 限。在步驟S720中，第一裝置610中的識別管理單元630比較封包的第一組Pl與封包的 第二組P2并產(chǎn)生比較結(jié)果。在步驟S730中，第一裝置610接著根據(jù)所述比較結(jié)果判斷第 二裝置620是否允許與第一裝置610進行通信。換句話說，不同的柵極電壓造成第二裝置 620中不同的通道電流，且不同的第二裝置620具有不同的通道狀況，像是通道中不同的電 流調(diào)整元件配置于不同的位置，也因此，第一裝置610可在通過封包的第二組P2識別介于 映射表之間的相同特征執(zhí)行認(rèn)證。應(yīng)注意的是，運兩個封包（封包的第一組PlW及封包的 第二組P2)為獨立的。此外，來自第二裝置620的信號不經(jīng)過任何的算法，其原因在于其是 CMOS的PUF的物理波動。因此，只要數(shù)量龐大的封包通過網(wǎng)絡(luò)進出第一裝置610時，則黑客 (baker)很難檢測封包的第一組Pl與封包的第二組P2之間的關(guān)系。
[0172] 最后應(yīng)說明的是：W上各實施例僅用W說明本發(fā)明的技術(shù)方案，而非對其限制； 盡管參照前述各實施例對本發(fā)明進行了詳細(xì)的說明，本領(lǐng)域的普通技術(shù)人員應(yīng)當(dāng)理解：其 依然可W對前述各實施例所記載的技術(shù)方案進行修改，或者對其中部分或者全部技術(shù)特征 進行等同替換；而運些修改或者替換，并不使相應(yīng)技術(shù)方案的本質(zhì)脫離本發(fā)明各實施例技 術(shù)方案的范圍。
【主權(quán)項】
1. 一種集成電路，其特征在于，包括： 至少一個第一輸入/輸出端； 至少一個電流路徑，所述至少一電流路徑與所述至少一第一輸入/輸出端相連接； 至少一個控制端，所述控制端設(shè)置在所述至少一個電流路徑之上，經(jīng)配置以將多個控 制端電壓施加在所述至少一個電流路徑上；以及 至少一個第二輸入/輸出端，所述至少一第二輸入/輸出端與所述至少一電流路徑相 連接， 其中至少一電流調(diào)整元件配置于所述至少一電流路徑以調(diào)整電流。2. 根據(jù)權(quán)利要求1所述的集成電路，其特征在于，所述至少一電流調(diào)整元件包括至少 一摻雜離子、以及根據(jù)德布洛伊長度（DBL)定義的電流路徑的寬度或厚度中的任一者，且 該電流路徑的長度長于該電流路徑的寬度。3. 根據(jù)權(quán)利要求1所述的集成電路，其特征在于，該所述至少一電流調(diào)整元件包括至 少一晶界。4. 根據(jù)權(quán)利要求3所述的集成電路，其特征在于，該電流路徑的長度介于該電流路徑 的平均晶粒寬度與三倍的該電流路徑的平均晶粒寬度之間。5. 根據(jù)權(quán)利要求3所述的集成電路，其特征在于，該電流路徑的厚度小于該電流路徑 的平均晶粒寬度。6. 根據(jù)權(quán)利要求3所述的集成電路，其特征在于，該晶界位于接近所述至少一第一輸 入/輸出端以及所述至少一第二輸入/輸出端。7. 根據(jù)權(quán)利要求1所述的集成電路，其特征在于，還包括： 至少一個感應(yīng)放大器，所述感應(yīng)放大器與所述至少一個第二輸入/輸出端相連接，經(jīng) 配置以感應(yīng)來自所述至少一個第二輸入/輸出端的電流，并根據(jù)所述控制端電壓中的其中 之一來判定出一閾值電壓；以及 一處理電路，所述處理電路經(jīng)配置以將由所述相應(yīng)的感應(yīng)放大器判定出的每一個閾值 電壓分類成一第一狀態(tài)和一第二狀態(tài)，并在一映射表中的地址上標(biāo)記每一個閾值電壓的狀 ??τ〇8. -種集成電路，其特征在于，包括： 多個半導(dǎo)體單元，每一個半導(dǎo)體單元經(jīng)配置以表示一映射表中的一地址且包括一第一 輸入/輸出端、一第二輸入/輸出端、一電流路徑以及一控制端，其中至少一電流調(diào)整元件 配置于至少一電流路徑中以調(diào)整電流； 多個感應(yīng)放大器，每一個感應(yīng)放大器連接至所述第二輸入/輸出端且經(jīng)配置以感應(yīng)來 自所述第二輸入/輸出端的電流，并判定出所述相應(yīng)半導(dǎo)體單元的一閾值電壓；以及 一處理電路，所述處理電路經(jīng)配置以將由所述相應(yīng)的感應(yīng)放大器判定出的每一個所述 閾值電壓分類成一第一狀態(tài)和一第二狀態(tài)，并在所述映射表中的所述相應(yīng)地址上標(biāo)記每一 個所述閾值電壓的狀態(tài)。9. 根據(jù)權(quán)利要求8所述的集成電路，其特征在于，所述至少一電流調(diào)整元件包括至少 一摻雜離子、以及根據(jù)德布洛伊長度（DBL)定義的電流路徑的寬度或厚度中的任一者，且 該電流路徑的長度長于該電流路徑的寬度。10. 根據(jù)權(quán)利要求8所述的集成電路，其特征在于，所述至少一電流調(diào)整元件包括至少 一晶界。11. 根據(jù)權(quán)利要求10所述的集成電路，其特征在于，該電流路徑的長度介于該電流路 徑的平均晶粒寬度與三倍的該電流路徑的平均晶粒寬度之間。12. 根據(jù)權(quán)利要求10所述的集成電路，其特征在于，該電流路徑的厚度小于該電流路 徑的平均晶粒寬度。13. 根據(jù)權(quán)利要求10所述的集成電路，其特征在于，該晶界位于接近所述至少一第一 輸入/輸出端以及所述至少一第二輸入/輸出端。14. 根據(jù)權(quán)利要求10所述的集成電路，其特征在于，還包括： 一共同第一輸入/輸出端線，電性連接至該半導(dǎo)體元件的第一輸入/輸出端；以及 一共同字線，電性連接至該半導(dǎo)體元件的控制端。15. 根據(jù)權(quán)利要求10所述的集成電路，其特征在于，該半導(dǎo)體元件包括： 一半導(dǎo)體基板； 多個鰭片層，所述鰭片層垂直設(shè)于所述半導(dǎo)體基板上，其中所述電流路徑在所述鰭片 層的頂部形成，且所述第一輸入/輸出端和所述第二輸入/輸出端分別設(shè)置在所述鰭片層 的一端和另一端并與所述電流路徑相連接；以及 多個介電層，所述介電層設(shè)置在所述多個鰭片層上，其中所述控制端在所述介電層之 上。16. 根據(jù)權(quán)利要求1