0]3)編碼模塊按照1B4B的編碼要求將待發(fā)送數(shù)據(jù)逐位轉(zhuǎn)換成1B4B格式后通過發(fā)送端口輸出。1B4B的編碼格式如圖2所示，有效數(shù)據(jù)“ 1 ”編碼后為“ 1100”，有效數(shù)據(jù)“0”編碼后為“1010”。由此可知，為保持有效數(shù)據(jù)傳輸速率不變，編碼后的數(shù)據(jù)傳輸速率為編碼前傳輸速率的4倍。假設(shè)CPU設(shè)定有效信息傳輸速率為2Mbits/s，則編碼后的傳輸速率為8Mbits/s0將編碼模塊的主時(shí)鐘設(shè)為發(fā)送模塊主時(shí)鐘的4倍，并實(shí)時(shí)檢測(cè)發(fā)送模塊輸出的有效數(shù)據(jù)是“ 1 ”還是“0”。若為“ 1 ”，則以8Mbits/s傳輸速率輸出“1100” ;若為“0”，則以8Mbits/s傳輸速率輸出“1010”。
[0041]4)同步時(shí)鐘生成模塊主要是通過一個(gè)步長(zhǎng)可調(diào)的計(jì)數(shù)器進(jìn)行時(shí)鐘分頻實(shí)現(xiàn)，其原理框圖如圖3所示。主時(shí)鐘為FPGA本地時(shí)鐘，其頻率為數(shù)據(jù)編碼后的傳輸速率的4倍以上，為提高鎖相精度，一般取8倍以上。由步驟3)可知若有效數(shù)據(jù)傳輸速率為2Mbits/s，則編碼后的傳輸速率為8Mbits/s，則同步時(shí)鐘模塊應(yīng)用的本地時(shí)鐘頻率至少為32MHz，一般取64MHzο以有效數(shù)據(jù)傳輸速率為2Mbits/s為例，計(jì)數(shù)器以64MHz本地時(shí)鐘為激勵(lì)，計(jì)數(shù)范圍為0?15，即計(jì)數(shù)值等于15時(shí)從0開始重新計(jì)數(shù)，正常情況下步長(zhǎng)為1，通過計(jì)數(shù)器16分頻可得到一個(gè)4MHz的分頻時(shí)鐘。同步時(shí)鐘模塊在本地時(shí)鐘的激勵(lì)下實(shí)時(shí)檢測(cè)編碼后數(shù)據(jù)流的下降沿跳變，并將下降沿出現(xiàn)的時(shí)刻與計(jì)數(shù)器的計(jì)數(shù)時(shí)刻進(jìn)行比較。根據(jù)本地時(shí)鐘頻率與編碼后數(shù)據(jù)流傳輸速率的倍數(shù)關(guān)系，以及便于解碼時(shí)利用同步時(shí)鐘對(duì)編碼后數(shù)據(jù)流進(jìn)行采樣，將編碼后數(shù)據(jù)流的下降沿與計(jì)數(shù)器的時(shí)刻3進(jìn)行比較，如果下降沿超前，則計(jì)數(shù)器每個(gè)時(shí)鐘周期的步長(zhǎng)增加為2，如果滯后，則計(jì)數(shù)器步長(zhǎng)為減小為0。經(jīng)過步長(zhǎng)調(diào)整可逐漸將編碼后數(shù)據(jù)流的下降沿鎖定在計(jì)數(shù)器時(shí)刻3。而同步時(shí)鐘通過計(jì)數(shù)器分頻得出，調(diào)整步長(zhǎng)的過程也是調(diào)整同步時(shí)鐘的周期和占空比的過程。經(jīng)過調(diào)整的同步時(shí)鐘的相位與編碼后數(shù)據(jù)流的相位差將被鎖定，如圖4所示。本系統(tǒng)中，為便于解碼，分頻得到的同步時(shí)鐘的頻率為編碼后數(shù)據(jù)流傳輸速率的1/2，為編碼前數(shù)據(jù)流傳輸速率的2倍。
[0042]本實(shí)施例中選擇計(jì)數(shù)器的時(shí)刻3來鎖定同步時(shí)鐘與編碼后數(shù)據(jù)流的相位差，作為其他實(shí)施方式，還可以選擇其他的計(jì)數(shù)器時(shí)刻，如計(jì)數(shù)器的時(shí)刻4等。
[0043]本實(shí)施例中當(dāng)編碼后數(shù)據(jù)流超前和滯后時(shí)，分別將計(jì)數(shù)器每個(gè)時(shí)鐘周期的步長(zhǎng)增加為2或減小為0，當(dāng)然根據(jù)本地時(shí)鐘頻率的高低及與編碼后數(shù)據(jù)流傳輸速率的倍數(shù)關(guān)系，可適當(dāng)調(diào)整計(jì)數(shù)器每個(gè)時(shí)鐘周期的步長(zhǎng)增加或減小的數(shù)值。
[0044]5)解碼模塊以步驟4)中生成的同步時(shí)鐘為基準(zhǔn)對(duì)接收碼流進(jìn)行采樣。由步驟4)可知，同步時(shí)鐘頻率為編碼后數(shù)據(jù)的傳輸速率的1/2，用同步時(shí)鐘對(duì)接收碼流進(jìn)行采樣時(shí)，“1010”經(jīng)過同步時(shí)鐘采樣得到“11”或者“00 ”，而“ 1100 ”經(jīng)過采樣得到“ 10 ”或者“01 ”，如圖4所示。在同步時(shí)鐘的激勵(lì)下，對(duì)前后兩次采樣的數(shù)據(jù)進(jìn)行異或運(yùn)算，則“1010”經(jīng)過采樣和異或運(yùn)算后的結(jié)果為“0”，“1100”經(jīng)過采樣和異或運(yùn)算后的結(jié)果為“1”。經(jīng)過以上處理，接收碼流轉(zhuǎn)換成與編碼前的有效數(shù)據(jù)流數(shù)值相同的碼流。但由于同步時(shí)鐘為編碼前有效數(shù)據(jù)傳輸速率的兩倍，異或運(yùn)算后的數(shù)據(jù)流速率也為編碼前有效數(shù)據(jù)傳輸速率的兩倍。以同步時(shí)鐘的二分頻時(shí)鐘為激勵(lì)，對(duì)經(jīng)過異或運(yùn)算的數(shù)據(jù)流重采樣即可實(shí)現(xiàn)1B4B編碼數(shù)據(jù)的準(zhǔn)確解碼。
[0045]6)接收模塊為發(fā)送模塊的逆向操作，也通過設(shè)計(jì)狀態(tài)機(jī)實(shí)現(xiàn)。將同步時(shí)鐘模塊輸出的同步時(shí)鐘進(jìn)行二分頻即可得到同步接收時(shí)鐘，以接收時(shí)鐘為激勵(lì)對(duì)解碼模塊輸出的數(shù)據(jù)流進(jìn)行采樣，即可得到有效數(shù)據(jù)碼流，而且接收速率與編碼前有效數(shù)據(jù)傳輸速率相同。接收模塊狀態(tài)機(jī)實(shí)時(shí)檢測(cè)數(shù)據(jù)幀幀頭，如果檢測(cè)到幀頭，則開始將收到的數(shù)據(jù)按字節(jié)存入數(shù)據(jù)接收緩沖區(qū)，接收過程中還要實(shí)時(shí)檢測(cè)接收數(shù)據(jù)是否為幀尾，如果是幀尾則表示該數(shù)據(jù)幀接收完成。接收完成后，觸發(fā)CPU中斷，等待CPU讀取緩存的接收數(shù)據(jù)。
[0046]以上給出了具體的實(shí)施方式，但本發(fā)明不局限于所描述的實(shí)施方式。本發(fā)明的基本思路在于上述基本方案，對(duì)本領(lǐng)域普通技術(shù)人員而言，根據(jù)本發(fā)明的教導(dǎo)，設(shè)計(jì)出各種變形的模型、公式、參數(shù)并不需要花費(fèi)創(chuàng)造性勞動(dòng)。在不脫離本發(fā)明的原理和精神的情況下對(duì)實(shí)施方式進(jìn)行的變化、修改、替換和變型仍落入本發(fā)明的保護(hù)范圍內(nèi)。
【主權(quán)項(xiàng)】
1.一種基于1B4B編碼的異步串行通信接收方法，其特征在于，該方法包括如下步驟: 1)預(yù)設(shè)1B4B編碼后數(shù)據(jù)流與解碼采樣時(shí)同步時(shí)鐘的相位差；將1B4B編碼后數(shù)據(jù)流上升沿或下降沿與計(jì)數(shù)器預(yù)設(shè)時(shí)刻進(jìn)行比較，當(dāng)1B4B編碼后數(shù)據(jù)流上升沿或下降沿超前，增加計(jì)數(shù)器每個(gè)時(shí)鐘周期的步長(zhǎng)，當(dāng)1B4B編碼后數(shù)據(jù)流上升沿或下降沿滯后，減少計(jì)數(shù)器每個(gè)時(shí)鐘周期的步長(zhǎng)，最終通過計(jì)數(shù)器分頻生成與1B4B編碼后數(shù)據(jù)流具有固定相位差的同步時(shí)鐘； 2)以步驟I)生成的同步時(shí)鐘為基準(zhǔn)對(duì)1B4B編碼后數(shù)據(jù)流進(jìn)行采樣處理，得到解碼后數(shù)據(jù)流； 3)根據(jù)1B4B編碼前數(shù)據(jù)流傳輸速率與步驟I)生成的同步時(shí)鐘的頻率的關(guān)系，生成同步接收時(shí)鐘，實(shí)現(xiàn)對(duì)解碼后數(shù)據(jù)流的接收存儲(chǔ)，等待接收端CPU讀取。2.根據(jù)權(quán)利要求1所述基于1B4B編碼的異步串行通信接收方法，其特征在于，相位差是根據(jù)本地時(shí)鐘頻率與1B4B編碼后數(shù)據(jù)流傳輸速率的倍數(shù)關(guān)系及解碼時(shí)對(duì)1B4B編碼后數(shù)據(jù)流的準(zhǔn)確采樣設(shè)定的。3.根據(jù)權(quán)利要求1所述基于1B4B編碼的異步串行通信接收方法，其特征在于，所述1B4B編碼的格式為:有效數(shù)據(jù)“ I ”編碼后為“ 1100”，有效數(shù)據(jù)“O”編碼后為“ 1010”。4.根據(jù)權(quán)利要求3所述基于1B4B編碼的異步串行通信接收方法，其特征在于，所述1B4B編碼后數(shù)據(jù)流的傳輸速率為編碼前數(shù)據(jù)流傳輸速率的4倍，即編碼前后有效數(shù)據(jù)傳輸速率不變。5.根據(jù)權(quán)利要求1所述基于1B4B編碼的異步串行通信接收方法，其特征在于，所述同步時(shí)鐘頻率為1B4B編碼后數(shù)據(jù)流傳輸速率的1/2。6.一種用于實(shí)現(xiàn)權(quán)利要求1所述方法的基于1B4B編碼通信的保護(hù)裝置，所述保護(hù)裝置包括具有收發(fā)功能的通信單元，所述通信單元包括CPU、發(fā)送模塊、編碼模塊、解碼模塊和接收模塊，其特征在于，所述通信單元還包括同步時(shí)鐘模塊，所述同步時(shí)鐘模塊包括步長(zhǎng)可調(diào)計(jì)數(shù)器和時(shí)刻比較器。7.根據(jù)權(quán)利要求6所述的基于1B4B編碼通信的保護(hù)裝置，其特征在于，所述通信單元還包括光電轉(zhuǎn)換器。8.根據(jù)權(quán)利要求6所述的基于1B4B編碼通信的保護(hù)裝置，其特征在于，所述發(fā)送模塊、編碼模塊、解碼模塊、接收模塊和同步時(shí)鐘模塊采用FPGA實(shí)現(xiàn)。
【專利摘要】本發(fā)明涉及一種基于1B4B編碼的異步串行通信接收方法及保護(hù)裝置，方法包括：預(yù)設(shè)1B4B編碼后數(shù)據(jù)流與解碼采樣時(shí)同步時(shí)鐘的相位差；根據(jù)1B4B編碼后數(shù)據(jù)流跳變沿與計(jì)數(shù)器預(yù)設(shè)時(shí)刻的比較結(jié)果，調(diào)整計(jì)數(shù)器的步長(zhǎng)，最終生成與1B4B編碼后數(shù)據(jù)流具有固定相位差的同步時(shí)鐘；以上述生成的同步時(shí)鐘為基準(zhǔn)對(duì)1B4B編碼后數(shù)據(jù)流進(jìn)行采樣處理得到解碼后的數(shù)據(jù)流；根據(jù)1B4B編碼前數(shù)據(jù)流傳輸速率與生成同步時(shí)鐘的關(guān)系，對(duì)生成同步時(shí)鐘分頻得到接收時(shí)鐘，以接收時(shí)鐘為基準(zhǔn)對(duì)解碼后的數(shù)據(jù)流進(jìn)行采樣，實(shí)現(xiàn)對(duì)解碼后數(shù)據(jù)流的接收存儲(chǔ)。本發(fā)明的方法解決了光纖異步串行通信中接收端的同步接收及傳輸過程中的波形失真問題。
【IPC分類】H04L25/49
【公開號(hào)】CN105337914
【申請(qǐng)?zhí)枴緾N201510641933
【發(fā)明人】呂玄兵, 王振華, 周東杰, 趙會(huì)彬, 任華鋒, 王晉華
【申請(qǐng)人】許繼集團(tuán)有限公司, 許繼電氣股份有限公司, 許昌許繼軟件技術(shù)有限公司, 國(guó)家電網(wǎng)公司
【公開日】2016年2月17日
【申請(qǐng)日】2015年9月30日