基于fpga的網(wǎng)口高精度時間標(biāo)定方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及電力自動化通信測試技術(shù)領(lǐng)域，特別涉及一種基于FPGA的網(wǎng)口高精度時間標(biāo)定方法。
【背景技術(shù)】
[0002]目前，智能變電站是智能電網(wǎng)建設(shè)的重要組成部分，是實(shí)現(xiàn)能源轉(zhuǎn)化和控制的核心平臺之一，根據(jù)《2013-2017年中國智能電網(wǎng)行業(yè)分析及發(fā)展前景預(yù)測報告》，智能變電站在我國擁有廣闊的發(fā)展前景。智能變電站特點(diǎn)是合并單元、智能終端等數(shù)字化智能設(shè)備的應(yīng)用及基于IEC61850標(biāo)準(zhǔn)的網(wǎng)絡(luò)通信與數(shù)據(jù)共享。智能變電站對于站中的智能設(shè)備網(wǎng)絡(luò)數(shù)據(jù)通訊的時間準(zhǔn)確性以及響應(yīng)實(shí)時性提出了較高的要求，比如對于合并單元的采樣值幀發(fā)布離散性性能來說，要求不大于±5 μ s ;對于智能變電站的組網(wǎng)交換機(jī)，其幀存儲轉(zhuǎn)發(fā)時延不應(yīng)大于±10 μ s ;而對于智能終端及站控后臺其通信響應(yīng)要求也在ms級。為了能對變電站設(shè)備的這些測試項進(jìn)行準(zhǔn)確的衡量，就必需有一種對網(wǎng)絡(luò)信息幀進(jìn)行準(zhǔn)確時間標(biāo)定的方法。
[0003]現(xiàn)有設(shè)備中網(wǎng)絡(luò)幀時間標(biāo)定功能的實(shí)現(xiàn)大部分是由網(wǎng)卡接收以太網(wǎng)幀產(chǎn)生中斷給CPU，由CPU進(jìn)行時間標(biāo)定。這樣標(biāo)定時間的精度除了時標(biāo)的精度還取決于中斷產(chǎn)生的準(zhǔn)確性，以及CPU對中斷的響應(yīng)時間。由于CPU對中斷處理存在不確定性，導(dǎo)致了這種方法的時間標(biāo)定精度不能夠適應(yīng)新的測試需要。
[0004]此外，時標(biāo)精度取決于時間的均分算法，該算法可以決定秒以下時間時標(biāo)累積誤差的大小；由于網(wǎng)絡(luò)上的數(shù)據(jù)幀紛繁多樣，可能并不都是需要系統(tǒng)處理的數(shù)據(jù)幀，而如果這些幀在硬件層面不進(jìn)行靶向過濾處理(即具有針對性的過濾處理)，會增加軟件處理的工作，降低系統(tǒng)效率。

【發(fā)明內(nèi)容】

[0005]針對上述情況，本發(fā)明提供了一種可對數(shù)據(jù)幀進(jìn)行靶向過濾，只對系統(tǒng)需要的數(shù)據(jù)幀進(jìn)行高精度時間標(biāo)定并以標(biāo)準(zhǔn)以太網(wǎng)幀格式上報給軟件分析的基于FPGA的網(wǎng)口高精度時間標(biāo)定方法。
[0006]為解決上述問題，本發(fā)明采取的技術(shù)方案為:基于FPGA的網(wǎng)口高精度時間標(biāo)定方法，包括如下步驟:
[0007]基于FPGA的網(wǎng)口高精度時間標(biāo)定方法，包括如下步驟:
[0008]步驟一、FPGA的通訊網(wǎng)口接收模塊接收系統(tǒng)軟件發(fā)送的配置命令并由配置報文接收處理模塊進(jìn)行解析，更新測試網(wǎng)口接收模塊的過濾條件，配置時間標(biāo)定方式并設(shè)置PHY芯片的工作模式；
[0009]步驟二、FPGA接收外部標(biāo)準(zhǔn)時鐘源的標(biāo)準(zhǔn)時間信號，采用跟蹤策略與標(biāo)準(zhǔn)時間信號進(jìn)行同步；
[0010]步驟三、對與標(biāo)準(zhǔn)時間信號同步后的內(nèi)部時間信號采用均分算法，對每一秒內(nèi)部時間信號進(jìn)行處理，產(chǎn)生標(biāo)定時間源；
[0011]步驟四、一類報文由外界傳入測試網(wǎng)口接收模塊，符合過濾條件的報文按照配置的時間標(biāo)定方式進(jìn)行時間標(biāo)定后直接經(jīng)接收及測試幀發(fā)送模塊轉(zhuǎn)發(fā)至通訊網(wǎng)口發(fā)送緩沖區(qū)由上位機(jī)進(jìn)行統(tǒng)計分析；另一類報文，例如電力系統(tǒng)合并單元發(fā)送的采樣值，由接收及測試幀發(fā)送模塊自行產(chǎn)生并發(fā)送至測試網(wǎng)口發(fā)送緩沖區(qū)，測試網(wǎng)口發(fā)送緩沖區(qū)顯示非空時，測試網(wǎng)口發(fā)送模塊讀取測試網(wǎng)口發(fā)送緩沖區(qū)中的報文進(jìn)行發(fā)送并在發(fā)送時對報文進(jìn)行時間標(biāo)定，然后由被測設(shè)備轉(zhuǎn)發(fā)至測試網(wǎng)口接收模塊對符合過濾條件的報文按照配置的時間標(biāo)定方式再次進(jìn)行時間標(biāo)定后寫入測試網(wǎng)口接收緩沖區(qū)，接收及測試幀發(fā)送模塊對測試報文的時間信息直接進(jìn)行統(tǒng)計分析，算出同一標(biāo)號報文的時間差并將統(tǒng)計結(jié)果通過通訊網(wǎng)口發(fā)送緩沖區(qū)進(jìn)行上報，通訊網(wǎng)口發(fā)送緩沖區(qū)的報文用于上位機(jī)軟件統(tǒng)計分析，可以分析電力系統(tǒng)中轉(zhuǎn)發(fā)報文的被測設(shè)備的延時、抖動等性能參數(shù)。
[0012]步驟一中配置命令經(jīng)通訊網(wǎng)口接收模塊寫入通訊網(wǎng)口接收緩沖區(qū)，然后傳入配置命令接收處理模塊進(jìn)行解析，解析后將PHY工作模式信息下發(fā)給PHY初始化及設(shè)置模塊，將配置過濾數(shù)據(jù)和時間戳方式信息下發(fā)給測試網(wǎng)口接收模塊，將配置統(tǒng)計接收報文與發(fā)送測試報文參數(shù)下發(fā)給接收及測試幀發(fā)送模塊。
[0013]所述的網(wǎng)絡(luò)報文過濾條件包括源MAC地址、目的MAC地址、網(wǎng)絡(luò)類型號、應(yīng)用標(biāo)識號、源IP地址、目的IP地址、IP類型號、IP端口號，對于采樣值報文還可以對其SvID、DataSet字段進(jìn)行過濾，對于G00SE報文還可以對其G0ID字段進(jìn)行過濾，網(wǎng)口的單個靶向過濾條件可以是以上數(shù)據(jù)其中一種或多種的組合，每個網(wǎng)口可以存放16個靶向過濾條件。配置命令還可以對時間標(biāo)定方式進(jìn)行設(shè)置，主要有有以下三種方式:一、將時間標(biāo)定在命令設(shè)定的以太網(wǎng)幀中的偏移位置，更改原以太網(wǎng)幀中數(shù)據(jù)，幀長度不發(fā)生變化；二、將時間標(biāo)定信息以及幀接收計數(shù)等信息與接收幀數(shù)據(jù)重新封裝成新的以太網(wǎng)幀，幀長度發(fā)生變化，原幀被封裝在重構(gòu)幀里，內(nèi)容不變；三、將時間信息插入接收幀幀尾，這種方式幀長度發(fā)生變化，原幀內(nèi)容保留。測試網(wǎng)口接收模塊根據(jù)設(shè)置方式對過濾后的幀進(jìn)行重構(gòu)，如需對發(fā)送測試幀進(jìn)行時間標(biāo)定時，標(biāo)定方式只采用上述第一種方式。
[0014]步驟二中外部標(biāo)準(zhǔn)時鐘源的時鐘信號通過GPS或北斗系統(tǒng)授時后時鐘信號可以以IRIG-B碼或秒脈沖的形式通過光信號或485電信號方式接入系統(tǒng)，系統(tǒng)內(nèi)部通過轉(zhuǎn)換接Λ FPGA, FPGA內(nèi)部時間與外部標(biāo)準(zhǔn)時鐘源的時鐘信號進(jìn)行同步。
[0015]為確保標(biāo)定時間的準(zhǔn)確性，同步前信號需要進(jìn)行絕對與相對穩(wěn)定性的判斷，利用高穩(wěn)恒溫晶振經(jīng)過PLL倍頻后對輸入信號的周期進(jìn)行計數(shù)，相對穩(wěn)定性判斷三次前后秒之間的偏差不應(yīng)大于±2 μ s，絕對穩(wěn)定性判斷輸入信號的每周期計數(shù)值理論轉(zhuǎn)換后的時間與Is偏差不大于lms。兩者都滿足的情況下，F(xiàn)PGA時間去同步外部輸入時間信號。由于外部GPS/北斗時鐘源的信號具有長期穩(wěn)定性高，而短期抖動偏差大的特點(diǎn)，為了保證同步的穩(wěn)定性，對標(biāo)準(zhǔn)時鐘源輸出的正常時鐘信號進(jìn)行限幅消抖濾波去抖動，秒沿同步精度可達(dá)到
+ 0.1 μ S。
[0016]步驟三中同步后的內(nèi)部時間信號的“秒”信號由高穩(wěn)恒溫晶振經(jīng)過PLL倍頻后的時鐘計數(shù)器產(chǎn)生，對內(nèi)部“秒”計數(shù)值采用均分算法，產(chǎn)生分辨率為0.1 μ s的時間源。
[0017]通過改進(jìn)算法，使其引進(jìn)的誤差不大于1個計數(shù)時鐘周期，這樣整個系統(tǒng)時標(biāo)的誤差典型值不大于0.2 μ s。
[0018]步驟四中測試網(wǎng)口接收模塊進(jìn)行時間標(biāo)定的具體實(shí)現(xiàn)過程:FPGA的測試網(wǎng)口接收模塊通過MII/RMII總線接收網(wǎng)絡(luò)報文，當(dāng)檢測到網(wǎng)絡(luò)報文的同步前導(dǎo)碼符合要求時，測試網(wǎng)口接收模塊同步產(chǎn)生鎖存信號給時間戳產(chǎn)生模塊，鎖存當(dāng)前時間，將鎖存的時間存入時間戳寄存器形成時間戳；接收過程中，根據(jù)配置的過濾條件與接收的網(wǎng)絡(luò)報文進(jìn)行比對，如果符合過濾條件且接收報文格式與校驗都無誤，從時間戳產(chǎn)生模塊取出時間戳插入網(wǎng)絡(luò)報文，按配置方式重構(gòu)報文，并將該網(wǎng)絡(luò)報文寫入測試網(wǎng)口接收緩沖區(qū)。
[0019]步驟四中測試網(wǎng)口發(fā)送模塊進(jìn)行時間標(biāo)定的具體實(shí)現(xiàn)過程:FPGA的測試網(wǎng)口發(fā)送模塊通過MII/RMII總線發(fā)送測試報文，當(dāng)發(fā)送完測試報文的同步前導(dǎo)碼后，測試網(wǎng)口發(fā)送模塊同步產(chǎn)生鎖存信號給時間戳產(chǎn)生模塊，鎖存當(dāng)前發(fā)送時間，將鎖存的時間戳插入正在發(fā)送測試報文的相應(yīng)位置。
[0020]本發(fā)明通過FPGA對網(wǎng)絡(luò)報文過濾后進(jìn)行時間標(biāo)定，具有如下特點(diǎn):
[0021](1)報文標(biāo)定時間精度高，精度達(dá)到亞微秒級，可以對合并單元采樣值發(fā)布離散性、智能終端G00SE變位時間、麗S通訊等網(wǎng)絡(luò)通訊時間相關(guān)性能進(jìn)行測試；
[0022](2)可以對接收和發(fā)送報文都進(jìn)行時間標(biāo)定，對智能變電站交換機(jī)存儲轉(zhuǎn)發(fā)時延等相關(guān)性能進(jìn)行測試；
[0023](3)接收網(wǎng)絡(luò)報文可以靈活的針對各個特征進(jìn)行靶向過濾，自動將報文分類，減輕軟件壓力，提高系統(tǒng)效率；
[0024](4)時間標(biāo)定方式靈活，可以通過設(shè)置選擇時標(biāo)的位置和報文的重構(gòu)形式，接口通用，方便軟件開發(fā)；
[0025](5)采用高穩(wěn)恒溫晶振，對環(huán)境溫度變化不敏感，時標(biāo)可以保持較高的準(zhǔn)確度。由于可以對智能變電站以及所有需要對網(wǎng)絡(luò)通訊有時間要求(大于ys級)的場合進(jìn)行測試，有很好的經(jīng)濟(jì)性和兼容性。
【附圖說明】
[0026]圖1是本發(fā)明的系統(tǒng)架構(gòu)框圖；
[0027]圖2是FPGA模塊框圖；
[0028]圖3是時間戳產(chǎn)生模塊工作流程圖；
[0029]圖4是本發(fā)明網(wǎng)絡(luò)報文接收流程圖。
【具體實(shí)施方式】
[0030]基于FPGA的網(wǎng)口高精度時間標(biāo)定方法，包括如下步驟:
[0031]步驟一、FPGA的通訊網(wǎng)口接收模塊接收系統(tǒng)軟件發(fā)送的配置命令并由配置報文接收處理模塊進(jìn)行解析，更新測試網(wǎng)口接收模塊的過濾條件，配置時間標(biāo)定方式并設(shè)置PHY芯片的工作模式；
[0032]步驟二、FPGA接收外部標(biāo)準(zhǔn)時鐘源的標(biāo)準(zhǔn)時間信號，采用跟蹤策略與標(biāo)準(zhǔn)時間信號進(jìn)行同步；
[0033]步驟三、對與標(biāo)準(zhǔn)時間信號同步后的內(nèi)部時間信號采用均分算法，對每一秒內(nèi)部時間信號進(jìn)行處理，產(chǎn)生標(biāo)定時間源；
[0034]步驟四、一類報文由外界傳入測試網(wǎng)口接收模塊，符合過濾條件的報文按照配置的時間標(biāo)定方式進(jìn)行時間標(biāo)定后直接經(jīng)接收及測試幀發(fā)送模塊轉(zhuǎn)發(fā)至通訊網(wǎng)口發(fā)送緩沖區(qū)由上位機(jī)進(jìn)行統(tǒng)計分析；另一類報文由接收及測試幀發(fā)送模塊自行產(chǎn)生并發(fā)送至測試網(wǎng)口發(fā)送緩沖區(qū)，測試網(wǎng)口發(fā)送緩沖區(qū)顯示非空時，測試網(wǎng)口發(fā)送模塊讀取測試網(wǎng)口發(fā)送緩沖區(qū)中的報文進(jìn)行發(fā)送并在發(fā)送時對報文進(jìn)行時間標(biāo)定，然后由被測設(shè)備轉(zhuǎn)發(fā)至測試網(wǎng)口接收模塊對符合過濾條件的報文按照配置的時間標(biāo)定方式再次進(jìn)行時間標(biāo)定后寫入測試網(wǎng)口接收緩沖區(qū)，接收及測試幀發(fā)送模塊對測試報文的時間信息直接進(jìn)行統(tǒng)計分析，算出同一標(biāo)號報文的時間差并將統(tǒng)計結(jié)果通過通訊網(wǎng)口發(fā)送緩沖區(qū)進(jìn)行上報。
[0035]FPGA配置報文接收處理的工作流程:
[0036](1)通訊網(wǎng)口接收模塊和通訊網(wǎng)口接收緩沖區(qū)負(fù)責(zé)接收系統(tǒng)軟件的配置命令；
[0037](2)配置報文接收處理模塊解析上位軟件下發(fā)的配置命令，并根據(jù)具體命令配置相關(guān)模塊，基本的配置命令包括:對PHY芯片的工作模式進(jìn)行配置、對測試網(wǎng)口接收模塊的數(shù)據(jù)過濾條件進(jìn)行配置、對接收及發(fā)送測試幀模