一種數(shù)字接收機模塊及其信號處理方法與射頻卡布線方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及一種數(shù)字接收機模塊，尤其涉及一種超寬帶單比特數(shù)字接收機模塊、所述數(shù)字接收機模塊的信號處理方法、所述數(shù)字接收機模塊的射頻卡布線方法。
【背景技術(shù)】
[0002]超寬帶單比特數(shù)字接收機通過降低ADC量化精度和簡化傅里葉變換，能夠?qū)崿F(xiàn)大瞬時帶寬信號的實時數(shù)字處理，而且其體積較小、成本較低，因此，在電子戰(zhàn)及寬帶通信系統(tǒng)中得到廣泛應(yīng)用。超寬帶單比特數(shù)字接收機一般包括信號采集單元、時鐘管理單元、同步降速處理單元和信號處理單元，它們共同完成對輸入射頻信號的超高速單比特采集、超高速串行數(shù)據(jù)的同步降速處理和實時數(shù)字信號處理功能。
[0003]當采樣速率大于20Gsps時，超高速單比特數(shù)據(jù)的同步降速處理通常采用兩級降速處理的技術(shù)方案。例如，2012年，王坤達發(fā)表的論文“基于實時數(shù)字信號處理的寬帶單比特瞬時測頻接收技術(shù)”中描述了一種超寬帶單比特數(shù)字接收機的硬件實現(xiàn)，給出了一種單比特數(shù)據(jù)采集及同步降速處理的方案。
[0004]請參閱圖1，圖1是論文中超高速單比特采樣的原理框圖，由超高速單比特ADCJf鐘分配及分頻和同步降速處理電路組成。其中超高速單比特ADC對射頻輸入信號進行不間斷的采樣;時鐘分配和分頻為單比特ADC和同步降速處理提供時鐘信號；同步降速處理分兩級實現(xiàn)，先將原始的I路超尚速串彳丁數(shù)據(jù)流轉(zhuǎn)換成后級降速處理電路能夠接收的4路尚速串行數(shù)據(jù)流，再將4路高速串行數(shù)據(jù)流轉(zhuǎn)換成FPGA能夠適應(yīng)的高速并行數(shù)據(jù)流。
[0005]但是，發(fā)明人在實現(xiàn)本發(fā)明的過程中發(fā)現(xiàn)現(xiàn)有技術(shù)的問題在于:兩級同步降速處理需要對輸入時鐘信號進行2次分頻和3次時鐘分配，增加了時鐘管理單元的復(fù)雜度，降低了整個接收機的可靠性;每一級降速處理的時鐘和數(shù)據(jù)信號之間的相位關(guān)系很難實現(xiàn)精確控制，降速處理過程中會產(chǎn)生誤碼，影響整個接收機的穩(wěn)定工作。

【發(fā)明內(nèi)容】

[0006]本發(fā)明的目的在于提供一種超寬帶單比特數(shù)字接收機模塊、所述數(shù)字接收機模塊的信號處理方法、所述數(shù)字接收機模塊的射頻卡布線方法，超寬帶單比特數(shù)字接收機模塊能降低時鐘管理單元的復(fù)雜度，提高整個接收機的可靠性;每一級降速處理的時鐘和數(shù)據(jù)信號之間的相位關(guān)系能夠?qū)崿F(xiàn)精確控制，降速處理過程中不易產(chǎn)生誤碼，保證整個接收機的穩(wěn)定工作。
[0007]本發(fā)明通過以下技術(shù)方案實現(xiàn):一種超寬帶單比特數(shù)字接收機模塊，其包括信號采集單元、時鐘管理單元、同步降速處理單元、信號處理單元;所述時鐘管理單元為所述信號采集單元提供超高速采樣時鐘，為同步降速處理單元提供與采樣時鐘相參的同步降速處理時鐘;所述信號采集單元實現(xiàn)對射頻輸入信號的采樣和單比特量化，輸出超高速單比特采集數(shù)據(jù);所述同步降速處理單元通過I級降速處理，將I路超高速串行數(shù)據(jù)轉(zhuǎn)換為16路高速并行數(shù)據(jù);所述信號處理單元提供同步降速處理單元中在線可調(diào)延時的碼值，完成高速并行數(shù)據(jù)的實時處理。
[0008]作為上述方案的進一步改進，所述信號采集單元、所述時鐘管理單元和所述同步降速處理單元集成在一個射頻板卡上;所述射頻板卡與所述信號處理單元通過FMC連接器互連，傳輸高速并行數(shù)據(jù)和延時碼值。
[0009]進一步地，該射頻板卡設(shè)計為I個FMC子板，所述信號處理單元在FPGA處理板上，所述FPGA處理板設(shè)計為I個FMC母板，I個FMC母板能掛載2個FMC子板。
[0010]作為上述方案的進一步改進，所述時鐘管理單元包括2個時鐘分配芯片和I個2分頻時鐘分頻芯片;第I個時鐘分配芯片將外部輸入時鐘分配到所述信號采集單元和所述2分頻時鐘分頻芯片，第2個時鐘分配芯片將所述2分頻時鐘分頻芯片的2分頻的時鐘分配到所述同步降速處理單元。
[0011]作為上述方案的進一步改進，所述同步降速處理單元包括I個數(shù)據(jù)扇出芯片、2個數(shù)據(jù)延時芯片和2個同步解串芯片;所述數(shù)據(jù)扇出芯片將I路超高速串行數(shù)據(jù)扇出為2路串行數(shù)據(jù);2個數(shù)據(jù)延時芯片分別調(diào)整所述2路串行數(shù)據(jù)的延時，控制降速處理的時鐘和數(shù)據(jù)信號之間的相位關(guān)系；2個同步解串芯片分別實現(xiàn)1:8同步降速，級聯(lián)起來實現(xiàn)1:16同步降速。
[0012]進一步地，所述同步降速處理單元基于時間交替采樣原理，使用2個數(shù)據(jù)延時芯片調(diào)整2路串行數(shù)據(jù)的延時，在滿足降速處理的時鐘和串行數(shù)據(jù)之間的相位關(guān)系的同時，保證2路串行數(shù)據(jù)在時間上錯開一個原始采樣周期，使得2路串行數(shù)據(jù)經(jīng)級聯(lián)1:16同步降速處理后還能完整恢復(fù)為原始采樣數(shù)據(jù)。
[0013]本發(fā)明還提供上述任意一種超寬帶單比特數(shù)字接收機模塊的信號處理方法，其包括以下步驟:產(chǎn)生超高速采樣時鐘和與采樣時鐘相參的同步降速處理時鐘;對射頻輸入信號采樣和單比特量化，輸出超高速單比特采集數(shù)據(jù);通過FPGA在線調(diào)整I級同步降速處理的延時碼值；I級1:16同步降速處理，將I路超高速串行數(shù)據(jù)轉(zhuǎn)換為16路高速并行數(shù)據(jù)完成高速并行數(shù)據(jù)的實時處理。
[0014]本發(fā)明還提供另一種超寬帶單比特數(shù)字接收機模塊的信號處理方法，所述超寬帶單比特數(shù)字接收機模塊包括信號采集單元、時鐘管理單元、同步降速處理單元、信號處理單元;所述時鐘管理單元為所述信號采集單元提供超高速采樣時鐘，為同步降速處理單元提供與采樣時鐘相參的同步降速處理時鐘;所述信號采集單元實現(xiàn)對射頻輸入信號的采樣和單比特量化，輸出超高速單比特采集數(shù)據(jù);所述同步降速處理單元通過I級降速處理，將I路超高速串行數(shù)據(jù)轉(zhuǎn)換為16路高速并行數(shù)據(jù);所述信號處理單元提供同步降速處理單元中在線可調(diào)延時的碼值，完成高速并行數(shù)據(jù)的實時處理;所述同步降速處理單元包括I個數(shù)據(jù)扇出芯片、2個數(shù)據(jù)延時芯片和2個同步解串芯片;所述數(shù)據(jù)扇出芯片將I路超高速串行數(shù)據(jù)扇出為2路串行數(shù)據(jù);2個數(shù)據(jù)延時芯片分別調(diào)整所述2路串行數(shù)據(jù)的延時，控制降速處理的時鐘和數(shù)據(jù)信號之間的相位關(guān)系；2個同步解串芯片分別實現(xiàn)1:8同步降速，級聯(lián)起來實現(xiàn)1:16同步降速;所述同步降速處理單元基于時間交替采樣原理，使用2個數(shù)據(jù)延時芯片調(diào)整2路串行數(shù)據(jù)的延時，在滿足降速處理的時鐘和串行數(shù)據(jù)之間的相位關(guān)系的同時，保證2路串行數(shù)據(jù)在時間上錯開一個原始采樣周期，使得2路串行數(shù)據(jù)經(jīng)級聯(lián)1:16同步降速后還能完整恢復(fù)為原始采樣數(shù)據(jù)；
[0015]I級1:16同步降速處理的工作時序包括以下步驟:所述信號采集單元原始采樣16個數(shù)據(jù)dO，dl，……(114，(115，，數(shù)據(jù)扇出芯片(207)輸出2路串行數(shù)據(jù)分別為數(shù)據(jù)一(02071)和數(shù)據(jù)二 (D2072);數(shù)據(jù)一 (D2071)輸入第一個數(shù)據(jù)延時芯片(208)并經(jīng)過延時輸出數(shù)據(jù)三(D208)，數(shù)據(jù)三(D208)輸入到第一個同步解串芯片(210);數(shù)據(jù)二 (D2072)輸入第二個數(shù)據(jù)延時芯片(209)并經(jīng)過延時輸出數(shù)據(jù)四(D209)，數(shù)據(jù)四(D209)輸入到第二個同步解串芯片(211);數(shù)據(jù)三(D208)和數(shù)據(jù)四(D209)在時間上錯開I個原始采樣周期Ts;所述時鐘管理單元輸出的2路時鐘CLK2051和CLK2052分別輸入到兩個同步解串芯片(210、211);兩個同步解串芯片(210、211)分別實現(xiàn)1:8降速，兩個同步解串芯片(210、211)降速處理輸出的時鐘分別為CLK210和CLK211，兩者同頻且同相，頻率為CLK2051或CLK2052的1/16;所述同步降速處理單元輸出2路同步時鐘和16路并行數(shù)據(jù)，實現(xiàn)1:16同步降速處理。
[0016]本發(fā)明還提供一種超寬帶單比特數(shù)字接收機模塊的射頻卡布線方法，所述超寬帶單比特數(shù)字接收機模塊包括信號采集單元、時鐘