1553b總線通信系統(tǒng)的制作方法
【技術(shù)領(lǐng)域】
[0001]本實(shí)用新型涉及通信總線技術(shù)領(lǐng)域，具體地指一種1553B總線通信系統(tǒng)。
【背景技術(shù)】
[0002]MIL-STD-1553總線(簡(jiǎn)稱1553B總線)是美國(guó)國(guó)防部制定的一種具有可確定性且傳輸可靠的數(shù)據(jù)總線，屬于雙冗余備份的時(shí)分制多路傳輸總線，被廣泛應(yīng)用于飛機(jī)、車輛、艦船、航天等領(lǐng)域中。在物理層1553B總線主要由總線控制器(BC)、遠(yuǎn)程終端(RT)、總線監(jiān)視器(BM)、耦合器以及電纜等組成，其中BC、RT、BM為通信終端。當(dāng)前的通信終端大多采用一只專用的第三方1553B協(xié)議芯片結(jié)合一只CPU的設(shè)計(jì)方案。
[0003]當(dāng)前通信終端設(shè)計(jì)方案的體積偏大。專用的第三方1553B協(xié)議芯片體積較大，加上為其配套的電源、CPU、變壓器等，整個(gè)通信終端的電路板面積達(dá)到了 100mmX80mm，而其應(yīng)用的飛機(jī)、航天等領(lǐng)域往往對(duì)于體積和重量有嚴(yán)格的要求，增加了通信終端整體方案設(shè)計(jì)的難度。
[0004]當(dāng)前通信終端設(shè)計(jì)方案的成本偏高。目前市場(chǎng)上專用的第三方1553B協(xié)議芯片價(jià)格昂貴，單片價(jià)格均不低于10000元，使得通信終端成本大幅上升，即降低了經(jīng)濟(jì)效益也降低了通信終端的競(jìng)爭(zhēng)力。
[0005]當(dāng)前通信終端設(shè)計(jì)方案的浪費(fèi)偏高。專用的第三方1553B協(xié)議芯片內(nèi)集成了完整的1553B協(xié)議，完全兼容BC、RT、BM三種工作模式，可通過軟件設(shè)置。實(shí)際應(yīng)用中，1553B總線上的通信終端往往工作在單一模式，為兼容其他模式而消耗的資源就形成了浪費(fèi)。
[0006]當(dāng)前通信終端設(shè)計(jì)方案的靈活性不足。1553B總線上的通信終端通常作為通信協(xié)議的轉(zhuǎn)換接口，即將1553B總線通信轉(zhuǎn)換成連接在總線上的其他設(shè)備或系統(tǒng)內(nèi)部使用的其他通信協(xié)議，如CAN或者RS422。當(dāng)前的通信終端受所選用CPU硬件資源的限制，無(wú)法實(shí)現(xiàn)內(nèi)部通信接口的靈活擴(kuò)展。
【實(shí)用新型內(nèi)容】
[0007]本實(shí)用新型的目的就是要提供一種1553B總線通信系統(tǒng)，該系統(tǒng)有效彌補(bǔ)現(xiàn)有方案在體積、價(jià)格和適應(yīng)性等方面的缺陷。
[0008]為實(shí)現(xiàn)此目的，本實(shí)用新型所設(shè)計(jì)的1553B總線通信系統(tǒng)，其特征在于:它包括現(xiàn)場(chǎng)可編程門陣列、第一總線變壓器、第二總線變壓器、總線收發(fā)器、通信接口模塊和時(shí)鐘模塊，其中，所述第一總線變壓器和第二總線變壓器的初級(jí)均用于連接1553B總線，第一總線變壓器和第二總線變壓器的次級(jí)分別通過總線收發(fā)器連接現(xiàn)場(chǎng)可編程門陣列的1553B數(shù)據(jù)通信端，通信接口模塊的第一通信端連接現(xiàn)場(chǎng)可編程門陣列的串口數(shù)據(jù)通信端，通信接口模塊的第二通信端用于連接串口通信總線，所述時(shí)鐘模塊的時(shí)鐘信號(hào)輸出端連接現(xiàn)場(chǎng)可編程門陣列的時(shí)鐘信號(hào)輸入端。
[0009]本實(shí)用新型利用一只現(xiàn)場(chǎng)可編程門陣列(FPGA，F(xiàn)ield —Programmable GateArray)芯片替代當(dāng)前主流1553B通信終端采用的一只專用的第三方1553B協(xié)議芯片與一只CPU的設(shè)計(jì)方案，大大降低了電路體積和成本。同時(shí)，規(guī)避了專用的第三方1553B協(xié)議芯片與CPU采用的外部引腳連接方式，消除了兩芯片間由于受到外部干擾而互相影響的可能性，提高了通信終端處理大量數(shù)據(jù)的能力和工作穩(wěn)定性。
[0010]本實(shí)用新型在現(xiàn)場(chǎng)可編程門陣列內(nèi)部模塊設(shè)計(jì)方面，僅保留了1553B總線協(xié)議中涉及到的部分，規(guī)避了當(dāng)前主流1553B通信終端設(shè)計(jì)時(shí)對(duì)專用的第三方1553B協(xié)議芯片復(fù)雜的配置過程，降低了通信終端的設(shè)計(jì)難度。同時(shí)，由于采用硬件編程語(yǔ)言進(jìn)行1553B總線協(xié)議的裁剪設(shè)計(jì)，降低了由于協(xié)議不匹配導(dǎo)致的通信異常的可能性，提高了通信終端的可靠性。
[0011]本實(shí)用新型的通信接口電路的類型和數(shù)量可根據(jù)實(shí)際需要靈活擴(kuò)展，提高了通信終端的適應(yīng)性。
【附圖說明】
[0012]圖1為本實(shí)用新型的結(jié)構(gòu)不意圖；
[0013]其中，I一現(xiàn)場(chǎng)可編程門陣列、1.1一時(shí)鐘管理模塊、1.2—第一解碼器、1.3—第一編碼器、1.4一協(xié)議處理器、1.5—隨機(jī)存取存儲(chǔ)讀寫控制器、1.6—通用異步收發(fā)傳輸控制器、1.7—隨機(jī)存取存儲(chǔ)器、1.8—第二解碼器、1.9 一第二編碼器、2—第一總線變壓器、3—第二總線變壓器、4 一總線收發(fā)器、5—通信接口模塊、6—時(shí)鐘模塊。
【具體實(shí)施方式】
[0014]以下結(jié)合附圖和具體實(shí)施例對(duì)本實(shí)用新型作進(jìn)一步的詳細(xì)說明:
[0015]如圖1所示1553B總線通信系統(tǒng)，它包括現(xiàn)場(chǎng)可編程門陣列1、第一總線變壓器2、第二總線變壓器3、總線收發(fā)器4、通信接口模塊5和時(shí)鐘模塊6，其中，所述第一總線變壓器2和第二總線變壓器3的初級(jí)均用于連接1553B總線，第一總線變壓器2和第二總線變壓器3的次級(jí)分別通過總線收發(fā)器4連接現(xiàn)場(chǎng)可編程門陣列I的1553B數(shù)據(jù)通信端，通信接口模塊5的第一通信端連接現(xiàn)場(chǎng)可編程門陣列I的串口數(shù)據(jù)通信端，通信接口模塊5的第二通信端用于連接串口通信總線，所述時(shí)鐘模塊6的時(shí)鐘信號(hào)輸出端連接現(xiàn)場(chǎng)可編程門陣列I的時(shí)鐘信號(hào)輸入端。通信接口模塊5負(fù)責(zé)實(shí)現(xiàn)1553B通信協(xié)串口通信協(xié)議的轉(zhuǎn)換，可靈活定制協(xié)議類型。
[0016]上述第一總線變壓器2和第二總線變壓器3均采用標(biāo)準(zhǔn)的1553B隔離變壓器。
[0017]上述總線收發(fā)器4負(fù)責(zé)實(shí)現(xiàn)發(fā)送與接收的切換以及變壓器9V端差分信號(hào)與FPGA端3.3V電平信號(hào)轉(zhuǎn)換，采用標(biāo)準(zhǔn)的1553B收發(fā)器，電壓規(guī)格為3.3V，與FPGA電平匹配。
[0018]上述時(shí)鐘模塊6采用晶體振蕩器，具有高精度以及良好的溫度特性，時(shí)鐘頻率選擇為64MHz，以保證輸出波形脈寬的精度以及編解碼的實(shí)時(shí)性符合協(xié)議要求。
[0019]上述技術(shù)方案中，所述現(xiàn)場(chǎng)可編程門陣列I包括時(shí)鐘管理模塊1.1、第一解碼器1.2、第一編碼器1.3、第二解碼器1.8、第二編碼器1.9、協(xié)議處理器1.4、隨機(jī)存取存儲(chǔ)(RAM)讀寫控制器I.5、通用異步收發(fā)傳輸(Universal Asynchronous Receiver/Transmitter,UART)控制器1.6和隨機(jī)存取存儲(chǔ)器1.7(^11(10111 access memory，RAM)，所述時(shí)鐘管理模塊
1.1的輸入端連接時(shí)鐘模塊6的時(shí)鐘信號(hào)輸出端，時(shí)鐘管理模塊1.1的第一輸出端連接協(xié)議處理器1.4的時(shí)鐘接口，時(shí)鐘管理模塊1.1的第二輸出端連接通用異步收發(fā)傳輸控制器1.6的時(shí)鐘接口，總線收發(fā)器4的第一通信接口連接第一總線變壓器2的次級(jí)，總線收發(fā)器4的第二通信接口連接第二總線變壓器3的次級(jí)，第一解碼器1.2的輸入通道連接總線收發(fā)器4的第三通信接口，第一編碼器1.3的輸出通道連接總線收發(fā)器4的第四通信接口，第二解碼器1.8的輸入通道連接總線收發(fā)器4的第五通信接口，第二編碼器1.9的輸出通道連接總線收發(fā)器4的第六通信接口，所述第一解碼器1.2和第二解碼器1.8的信號(hào)輸出端連接協(xié)議處理器1.4的解碼數(shù)據(jù)輸入端，第一編碼器1.3和第二編碼器1.9的編碼數(shù)據(jù)通信端連接協(xié)議處理器1.4的編碼數(shù)據(jù)通信端；
[0020]所述協(xié)議處理器1.4的控制總線通信端、數(shù)據(jù)總線通信端和地址總線通信端分別通過控制總線、數(shù)據(jù)總線和地址總線連接通用異步收發(fā)傳輸控制器1.6的控制總線通信端、數(shù)據(jù)總線通信端和地址總線通信端;通用異步收發(fā)傳輸控制器1.6的串口數(shù)據(jù)通信端為現(xiàn)場(chǎng)可編程門陣列I的串口數(shù)據(jù)通信端；