，PFET器件200B包括第四段448和第五段449。第 五段449包括第五鰭結(jié)構(gòu)442,第五鰭結(jié)構(gòu)442具有作為其上部的第四半導(dǎo)體材料層430、 作為其中上部的第三半導(dǎo)體材料層216、作為其中下部的介電層410和作為其底部的第一 半導(dǎo)體材料層212。第五鰭結(jié)構(gòu)442包括第三柵極區(qū)460BB。兩個(gè)鄰近的第四段448被第 五段449分隔開。
[0083] 參照?qǐng)D1和圖14A至圖14B，方法100進(jìn)行至步驟126,其中，在相應(yīng)的柵極區(qū) (諸如，第一柵極區(qū)460A和第二柵極區(qū)460B(如圖14A和圖14B所示）以及第三柵極區(qū) 460BB (未示出））中形成柵疊件510和在柵疊件510的側(cè)壁上形成側(cè)壁間隔件520。在使用 后柵極工藝的一個(gè)實(shí)施例中，柵疊件510是偽柵極且將在后續(xù)階段被最終柵疊件代替。特 別是，隨后偽柵疊件510將在源極/漏極形成期間的高溫?zé)峁に嚕ㄖT如，用于S/D活化的熱 退火）之后被高k介電層（HK)和金屬柵電極（MG)代替。偽柵疊件510形成在襯底210上且 部分地設(shè)置在第一柵極區(qū)460A中的第二鰭結(jié)構(gòu)330、第二柵極區(qū)460B中的第四鰭結(jié)構(gòu)440 和第三柵極區(qū)460BB中的第五鰭結(jié)構(gòu)442上方。在一個(gè)實(shí)施例中，柵極硬掩模（GHM) 512形 成在偽柵疊件510上方。通過包括沉積和圖案化的合適工序形成偽柵疊件510。圖案化工 藝還包括光刻和蝕刻。在各個(gè)實(shí)例中，沉積包括CVD、物理汽相沉積（PVD)、ALD、熱氧化、其 他合適的技術(shù)或它們的組合。光刻工藝包括光刻膠（或抗蝕劑）涂覆（例如，旋轉(zhuǎn)涂覆）、 軟烘、掩模對(duì)準(zhǔn)、曝光、曝光后烘烤、使光刻膠顯影、沖洗、干燥（例如，硬烘）、其他合適的工 藝和/或它們的組合。蝕刻工藝包括干蝕刻、濕蝕刻和/或其他蝕刻方法（例如，反應(yīng)離子 蝕刻）。
[0084] 偽柵疊件510可包括偽柵極介電層和位于偽柵極介電層上方的電極層。偽柵極介 電層包括氧化硅?？蛇x地或額外地，介電層512可包括氮化硅、高k介電材料或其他合適的 材料。電極層514可包括多晶娃（poly娃）。GHM 512包括諸如氮化娃、氮氧化娃或碳化娃 的合適介電材料。側(cè)壁間隔件520可包括介電材料，諸如，氧化硅、氮化硅、碳化硅、氮氧化 硅或它們的組合。側(cè)壁間隔件520可包括多層。側(cè)壁間隔件520的典型形成方法包括在柵 疊件510上方沉積介電材料，然后各向異性地回蝕介電材料?；匚g工藝可包括多步蝕刻以 獲得蝕刻選擇性、靈活性和期想的過蝕刻控制。
[0085] 再參照?qǐng)D1和圖14A至圖14B，方法100進(jìn)行至步驟128,其中，在第一和第二S/ D區(qū)455A和455AA(如圖14A所示）和第三S/D區(qū)455AB(未示出）中形成第一 S/D部件 610A。在一個(gè)實(shí)施例中，通過使相應(yīng)第三、第一和第二S/D區(qū)455AB、455A和455AA中的第 一、第二和第三鰭結(jié)構(gòu)220、330和420的上部的一部分凹進(jìn)來形成第一 S/D部件610A。在 一個(gè)實(shí)施例中，在一次蝕刻工藝中使第一、第二和第三鰭結(jié)構(gòu)220、330和420凹進(jìn)。在另一 個(gè)實(shí)施例中，在不同蝕刻工藝中使第一、第二和第三鰭結(jié)構(gòu)220、330和420凹進(jìn)。
[0086] 通過使第四S/D區(qū)455B(如圖14B中所示）中的第四鰭結(jié)構(gòu)440的上部的一部分 凹進(jìn)來形成第二S/D部件6IOB。
[0087] 在本實(shí)施例中，為了獲得工藝集成的靈活性，控制凹進(jìn)工藝以使第三半導(dǎo)體材料 層216的一部分保留在第一和第三鰭結(jié)構(gòu)220和420中而使第四半導(dǎo)體材料層430的一部 分保留在第四鰭結(jié)構(gòu)440和第五鰭結(jié)構(gòu)442中。
[0088] 然后，分別在第三S/D區(qū)455AB中的凹進(jìn)的第一鰭結(jié)構(gòu)220、在第一 S/D區(qū)455A中 的凹進(jìn)的第二鰭結(jié)構(gòu)420以及第二S/D區(qū)455AA中的凹進(jìn)的第三鰭結(jié)構(gòu)420上外延生長(zhǎng)第 一 S/D部件610A。在第四S/D區(qū)455B中的凹進(jìn)的第四鰭結(jié)構(gòu)440上外延生長(zhǎng)第二S/D部 件 610B。第一和第二 S/D 部件 610A 和 610B 包括 Ge、Si、GaAs、AlGaAs、SiGe、GaAsP 或其他 合適的材料。通過一次或多次外延或外延（印i)工藝可形成第一和第二S/D部件610A和 610B。還可摻雜（諸如在印i工藝期間原位摻雜）第一和第二S/D部件610A和610B?？?選地，未原位摻雜第一和第二S/D部件610A和610B而實(shí)施注入工藝（即，結(jié)注入工藝）以 摻雜第一和第二S/D部件6IOA和6IOB。
[0089] 參照?qǐng)D1和圖15A至圖15B，方法100進(jìn)行至步驟130,其中，在各偽柵疊件510的 間隙之間的襯底210上形成層間介電（ILD)層720。ILD層720包括氧化硅、氮氧化硅、低 k介電材料或其他合適的介電材料。ILD層720可包括單層或可選地包括多層。通過諸如 CVD、ALD和旋涂（SOG)的合適技術(shù)來形成ILD層720。之后可實(shí)施化學(xué)機(jī)械拋光（CMP)工 藝以去除過多的ILD層720且平坦化FinFET器件200的頂面。
[0090] 再參照?qǐng)D1和圖15A至圖15B，方法100進(jìn)行至步驟132,其中，去除偽柵疊件510 以在第一柵極區(qū)460A中形成一個(gè)或多個(gè)第一柵極溝槽810A、在第二柵極區(qū)460B中形成一 個(gè)或多個(gè)第二柵極溝槽810B和在第三柵極區(qū)460BB (未示出）中形成一個(gè)或多個(gè)第三柵極 溝槽810C。在第一柵極溝槽810A(如圖15A所示）中暴露出第二鰭結(jié)構(gòu)330的上部，在第 二柵極溝槽810B(如圖15B所示）中暴露出相應(yīng)第四鰭結(jié)構(gòu)440的上部，以及在第三柵極 溝槽810C(未示出）中暴露出第五鰭結(jié)構(gòu)442的上部。通過被設(shè)計(jì)為相對(duì)于第三半導(dǎo)體材 料層216和第四半導(dǎo)體材料層430具有充分的蝕刻選擇性的蝕刻工藝（諸如，選擇性濕蝕 刻或選擇性干蝕刻）去除偽柵疊件510。蝕刻工藝可包括使用相應(yīng)蝕刻劑的一次或多次蝕 刻步驟。也去除柵極硬掩模層512和間隔件520?？蛇x地，通過包括光刻圖案化和蝕刻工藝 的一系列工藝可去除偽柵疊件510。
[0091] 參照?qǐng)D1和圖16A至圖16B，方法100進(jìn)行至步驟134,其中，在襯底210上方形成 第一和第二高k/金屬柵（HK/MG)疊件910A和910B，分別包裹在第二、第四和第五鰭結(jié)構(gòu) 330、440和442的暴露部分上方。第一和第二HK/MG堆疊件9IOA和9IOB包括柵極介電層 和柵極介電層上的柵電極。在一個(gè)實(shí)施例中，柵極介電層包括具有高介電常數(shù)的介電材料 層（HK介電層，在本實(shí)施例中，其介電常數(shù)大于熱氧化硅的介電常數(shù)）并且柵電極包括金 屬、金屬合金或金屬硅化物。第一和第二HK/MG堆疊件9IOA和9IOB的形成包括形成各種 柵極材料的沉積以及去除過多的柵極材料且平坦化NFET器件200A和PFET器件200B的頂 面的CMP工藝。
[0092] 在一個(gè)實(shí)施例中，柵極介電層包括通過諸如原子層沉積（ALD)、CVD、熱氧化或臭氧 氧化的合適方法沉積的界面層（IL)。IL包括氧化物、HfSiO和氮氧化物。HK介電層通過合 適的技術(shù)（諸如，ALD、CVD、金屬有機(jī)CVD(MOCVD)、物理汽相沉積（PVD)、其他合適的技術(shù)或 它們的組合）沉積在IL上。HK介電層可包括La0、A10、Zr0、Ti0、Ta 205、Y203、SrTiO3 (STO)、 BaTiO3 (BTO)、BaZrO、HfZrO、HfLaO、HfSiO、LaSiO、AlSiO、HfTaO、HfTiO、（Ba, Sr)TiO3 (BST)、 A1203、Si3N4、氮氧化物（SiON)、或其他合適的材料。柵極介電層包裹在第一柵極區(qū)460A中 的第二鰭結(jié)構(gòu)330的上部的上方和第二柵極區(qū)460B中的第三鰭結(jié)構(gòu)440的上部的上方。
[0093] 金屬柵（MG)電極可包括單層或可選地包括多層結(jié)構(gòu)（諸如，具有增強(qiáng)器件性能的 功函的金屬層（功函金屬層）、襯墊層、潤(rùn)濕層、粘合層和金屬、金屬合金或金屬硅化物的導(dǎo) 電層的各種組合）。MG 電極可包括 Ti、Ag、Al、TiAIN、TaC、TaCN、TaSiN、Mn、Zr、TiN、TaN、 Ru、Mo、Al、WN、Cu、W、任何合適的材料或它們的組合。通過ALD、PVD、CVD或其他合適的工 藝可形成MG電極?？蔀镹FET器件200A和PFET器件200B分別形成具有不同金屬層的MG 電極?？蓪?shí)施CMP工藝以去除過多的MG電極。
[0094] 參照?qǐng)D16C和圖16D，在NFET器件200A中，第一 HK/MG堆疊件910A形成在第一 柵極區(qū)460A上方，并且包裹第二鰭結(jié)構(gòu)330的上部。因此，在第二鰭結(jié)構(gòu)330中形成第二 半導(dǎo)體氧化物部件324期間，將合適的應(yīng)變引至第一柵極區(qū)460A并且應(yīng)變將增強(qiáng)溝道迀移 率。在本實(shí)施例中，配備有介電錨411的第二S/D區(qū)455AA以周期性的方式（諸如，每隔一 個(gè)第一柵極區(qū)460A或每隔兩個(gè)第一柵極區(qū)460A)鄰近于第一柵極區(qū)460A設(shè)置。介電錨 411將增強(qiáng)引至第一柵極區(qū)460A的應(yīng)變從而增強(qiáng)溝道電子迀移率?？蛇x地，由于第二S/D 區(qū)455AA中的介電錨411和第三S/D區(qū)455AB中的第二半導(dǎo)體層214均以預(yù)定的周期性的 方式鄰近于第一柵極區(qū)460A設(shè)置，所以，增強(qiáng)了引至第一柵極區(qū)460A的應(yīng)變并且提高了溝 道電子迀移率。
[0095] 參照?qǐng)D16E和圖16F，在PFET器件200B中，第二HK/MG堆疊件910B形成在第二 和第三柵極區(qū)460B和460BB上方，并且包裹第四和第五鰭結(jié)構(gòu)440和442的上部。由于第 三柵極區(qū)460BB中的介電錨411以周期性的方式設(shè)置（諸如，每隔一個(gè)第二柵極區(qū)460B或 每隔兩個(gè)第二柵極區(qū)460B)，所以將合適的應(yīng)變引至第二柵極區(qū)460B。第二S/D部件610B 形成在第四S/D區(qū)455B上方，而第四S/D區(qū)455B被第二柵極區(qū)460B或第三柵極區(qū)460BB 分隔開。
[0096] FinFET器件200可經(jīng)歷進(jìn)一步的CMOS或MOS技術(shù)處理以形成本領(lǐng)域中已知的各 種部件和區(qū)域。例如，后續(xù)的處理可在襯底210上形成各種接觸件/通孔/線和多層互連 部件（例如，金屬層和層間電介質(zhì)），它們被配置為連接各種部件以形成包括一個(gè)或多個(gè) FinFET場(chǎng)效應(yīng)晶體管的功能電路。在進(jìn)一步的實(shí)例中，多層互連件包括諸如通孔或接觸件 的垂直互連件和諸如金屬線的水平互連件。各種互連部件可采用包括銅、鎢和/或硅化物 的各種導(dǎo)電材料。在一個(gè)實(shí)例中，鑲嵌和/或雙鑲嵌工藝用于形成含銅的多層互連結(jié)構(gòu)。
[0097] 在方法100之前、期間和之后可實(shí)施額外的操作，并且對(duì)于該方法的其他實(shí)施例， 上述的一些操作可被代替或刪除。
[0098] 基于上述內(nèi)容，本公開提供了 FinFET的結(jié)構(gòu)。該結(jié)構(gòu)利用介電錨增強(qiáng)引至柵極區(qū) 的應(yīng)變并且縮短長(zhǎng)鰭結(jié)構(gòu)的長(zhǎng)度。該結(jié)構(gòu)顯示出器件性能的提高。
[0099] 本公開提供了鰭狀場(chǎng)效應(yīng)晶體管（FinFET)器件的實(shí)施例。該器件包括