一種逐次逼近型模數(shù)轉(zhuǎn)換電路及具該電路的電子設(shè)備的制造方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及電力電子技術(shù)領(lǐng)域，特別涉及一種逐次逼近型模數(shù)轉(zhuǎn)換電路及具該電路的電子設(shè)備。
【背景技術(shù)】
[0002]隨著數(shù)字技術(shù)的飛速發(fā)展，數(shù)字交流轉(zhuǎn)直流(Alternating Current to DirectCurrent，簡稱AC/DC)電源得到廣泛應(yīng)用。相對(duì)傳統(tǒng)的模擬電源，采用數(shù)字算法控制的開關(guān)電源具有控制靈活、便于集成、效率高、綠色環(huán)保等特點(diǎn)。模數(shù)轉(zhuǎn)換器(Analog to DigitalConverter,簡稱ADC)作為模擬信號(hào)與數(shù)字信號(hào)的接口電路，可以直接監(jiān)測(cè)AC/DC電源輸入信號(hào)的變化，并將模擬量轉(zhuǎn)換為數(shù)字量，提供內(nèi)部數(shù)字邏輯做相關(guān)運(yùn)算和控制處理，ADC性能的高低，直接影響到AC/DC電源整體性能的發(fā)揮。應(yīng)用于數(shù)字AC/DC電源中的ADC在面積、功耗和精度等方面存在嚴(yán)格約束。逐次逼近型模數(shù)轉(zhuǎn)換器(Successive approximat1nA/D Converter，簡稱SAR ADC)是一種低采樣率、中等以上精度的ADC，具有尺寸小、功耗低、結(jié)構(gòu)簡單等優(yōu)點(diǎn)。根據(jù)其系統(tǒng)內(nèi)部數(shù)模轉(zhuǎn)換器(Digital — to — Analog Converter，簡稱DAC)信號(hào)處理方式與結(jié)構(gòu)的不同，可以將SAR ADC分為三類，電壓型、電流型、電荷型。電壓型結(jié)構(gòu)的SAR ADC具有單調(diào)性和等值電阻，面積大，容易受寄生電容的影響，功耗大；電流型SAR ADC速度快，不受開關(guān)寄生電容影響，元件范圍大，功耗大，非單調(diào)；電荷型SAR ADC速度快，精度高，功耗低，元件范圍大，非單調(diào)。
[0003]因此，在發(fā)明人設(shè)計(jì)逐次逼近型模數(shù)轉(zhuǎn)換電路過程中，發(fā)現(xiàn)現(xiàn)有技術(shù)中至少存在如下問題:
[0004]現(xiàn)有技術(shù)中逐次逼近型模數(shù)轉(zhuǎn)換電路設(shè)計(jì)結(jié)構(gòu)復(fù)雜，功耗大。

【發(fā)明內(nèi)容】

[0005]鑒于上述問題，提出了本發(fā)明以便提供一種克服上述問題或者至少部分地解決上述問題的，本發(fā)明的技術(shù)方案是這樣實(shí)現(xiàn)的:
[0006]—方面，本發(fā)明提供了一種逐次逼近型模數(shù)轉(zhuǎn)換電路，包括:數(shù)模轉(zhuǎn)化器，比較器，逐次逼近型寄存器和邏輯控制電路；
[0007]所述數(shù)模轉(zhuǎn)化器用于將采集到的數(shù)字信號(hào)轉(zhuǎn)化為模擬信號(hào)，并將所述模擬信號(hào)發(fā)送到所述比較器輸入端；
[0008]所述比較器用于將所述接收到的模擬信號(hào)進(jìn)行比較，輸出一個(gè)二進(jìn)制值給所述逐次逼近型寄存器；
[0009]所述逐次逼近型寄存器用于存儲(chǔ)所述比較器輸出的二進(jìn)制值，并生成所述逐次逼近型模數(shù)轉(zhuǎn)換電路內(nèi)部控制信號(hào)，并將所述控制信號(hào)發(fā)送到所述邏輯控制電路；
[0010]所述邏輯控制電路用于調(diào)整所述控制信號(hào)的驅(qū)動(dòng)能力，并將所述調(diào)整后的控制信號(hào)發(fā)送給所述數(shù)模轉(zhuǎn)化器，以便實(shí)現(xiàn)對(duì)應(yīng)控制功能。
[0011 ] 優(yōu)選地，所述數(shù)模轉(zhuǎn)化器采用分段電容結(jié)構(gòu)。
[0012]優(yōu)選地，所述數(shù)模轉(zhuǎn)化器包括:第一電容Cl，第二電容C2，第三電容Cmsbp，第四電容Clsbp,第五電容QSBn，第六電容CMSBn，第七電容Cal，第八電容Ca2，第一開關(guān)S1，第二開關(guān)S。，第三開關(guān)S，第四開關(guān)S1P?5P，第五開關(guān)S6p?1()p，第六開關(guān)S(jp，第七開關(guān)Sln?5n，第八開關(guān)S6n?ICln，弟九開關(guān)Scin;
[0013]所述第一電容Cl 一端接所述第六開關(guān)Sw—端，所述第一電容Cl另一端接所述比較器負(fù)向輸入端、所述第三電容Cmsbp、所述第七電容Cal、第二開關(guān)S。與第三開關(guān)S的連接端;
[0014]所述第六開關(guān)Sidp另一端接電壓V INP端側(cè)，所述第六開關(guān)S m第三端接電壓V ?端側(cè)；
[0015]所述第三電容Cmsbp另一端接所述第五開關(guān)S 6P?1(:P—端；所述第五開關(guān)S 6P?1(]P另一端接電壓V?fp，所述第五開關(guān)S6P? 1(]P第三端接電壓V eM端側(cè)；
[0016]所述第四電容Qsbp—端接所述第四開關(guān)S 1P?5P—端；所述第四電容C 另一端接所述第七電容Cal—端；
[0017]所述第四開關(guān)S1P?5P另一端接電壓V refp，所述第四開關(guān)S1P?5P第三端接電壓V ?端側(cè)；
[0018]所述第二開關(guān)S。另一端接所述第四開關(guān)S 1??^與所述第四電容C 連接端；
[0019]所述第三開關(guān)S另一端接所述比較器正相輸入端，所述第二電容C2，所述第六電容CMSBn，所述第八電容Ca2，所述第一開關(guān)S1連接端；
[0020]所述第二電容C2另一端接所述第九開關(guān)3。?一端；所述第九開關(guān)Slta另一端接電壓VINN，所述第九開關(guān)Ste第三端接電壓V εΜ端側(cè)；
[0021]所述第六電容CMSBn另一端接所述第八開關(guān)S 6n?1(:n—端；所述第八開關(guān)S 6n?1(]n另一端電壓v?fn，所述第八開關(guān)S6n?1(]n第三端接電壓V eM端側(cè)；
[0022]所述第八電容Ca2另一端接所述第五電容C ^一端；所述第五電容C ^另一端接所述第七開關(guān)Sln?5?與所述第一開關(guān)S i連接端；
[0023]所述第七開關(guān)Sln^5n另一端電壓V refn,所述第七開關(guān)Sln?5n第三端接電壓V ?端側(cè)。
[0024]優(yōu)選地，采用單位耦合電容連接高低段電容陣列。
[0025]優(yōu)選地，所述比較器采用輸出失調(diào)存儲(chǔ)技術(shù)。
[0026]本發(fā)明提供了一種電子設(shè)備，包括:逐次逼近型模數(shù)轉(zhuǎn)換電路；該電路包括:數(shù)模轉(zhuǎn)化器，比較器，逐次逼近型寄存器和邏輯控制電路；
[0027]所述數(shù)模轉(zhuǎn)化器用于將采集到的數(shù)字信號(hào)轉(zhuǎn)化為模擬信號(hào)，并將所述模擬信號(hào)發(fā)送到所述比較器輸入端；
[0028]所述比較器用于將所述接收到的模擬信號(hào)進(jìn)行比較，輸出一個(gè)二進(jìn)制值給所述逐次逼近型寄存器；
[0029]所述逐次逼近型寄存器用于存儲(chǔ)所述比較器輸出的二進(jìn)制值，并生成所述逐次逼近型模數(shù)轉(zhuǎn)換電路內(nèi)部控制信號(hào)，并將所述控制信號(hào)發(fā)送到所述邏輯控制電路；
[0030]所述邏輯控制電路用于調(diào)整所述控制信號(hào)的驅(qū)動(dòng)能力，并將所述調(diào)整后的控制信號(hào)發(fā)送給所述數(shù)模轉(zhuǎn)化器，以便實(shí)現(xiàn)對(duì)應(yīng)控制功能。
[0031]優(yōu)選地，所述數(shù)模轉(zhuǎn)化器采用分段電容結(jié)構(gòu)。
[0032]優(yōu)選地，所述數(shù)模轉(zhuǎn)化器包括:第一電容Cl，第二電容C2，第三電容Cmsbp，第四電容Clsbp,第五電容QSBn，第六電容CMSBn，第七電容Cal，第八電容Ca2，第一開關(guān)S1，第二開關(guān)S。，第三開關(guān)S，第四開關(guān)S1P?5P，第五開關(guān)S6p?1()p，第六開關(guān)S(jp，第七開關(guān)Sln?5n，第八開關(guān)S6n?ICln，弟九開關(guān)Scin;
[0033]所述第一電容Cl 一端接所述第六開關(guān)Sw—端，所述第一電容Cl另一端接所述比較器負(fù)向輸入端、所述第三電容Cmsbp、所述第七電容Cal、第二開關(guān)S。與第三開關(guān)S的連接端;
[0034]所述第六開關(guān)Sidp另一端接電壓V INP端側(cè)，所述第六開關(guān)S m第三端接電壓V ?端側(cè)；
[0035]所述第三電容Cmsbp另一端接所述第五開關(guān)S 6P?1QP—端；所述第五開關(guān)S 6P?1QP另一端接電壓V?fp，所述第五開關(guān)S6P? 1(]P第三端接電壓V eM端側(cè)；
[0036]所述第四電容Qsbp—端接所述第四開關(guān)S 1P?5P—端；所述第四電容C 另一端接所述第七電容Cal—端；
[0037]所述第四開關(guān)S1P?5P另一端接電壓V refp，所述第四開關(guān)S1P?5P第三端接電壓V ?端側(cè)；
[0038]所述第二開關(guān)S。另一端接所述第四開關(guān)S 1??^與所述第四電容C 連接端；
[0039]所述第三開關(guān)S另一端接所述比較器正相輸入端，所述第二電容C2，所述第六電容CMSBn，所述第八電容Ca2，所述第一開關(guān)S1連接端；
[0040]所述第二電容C2另一端接所述第九開關(guān)3。?一端；所述第九開關(guān)S另一端接電壓VINN，所述第九開關(guān)Ste第三端接電壓V εΜ端側(cè)；
[0041]所述第六電容CMSBn另一端接所述第八開關(guān)S 6n?1(:n—端；所述第八開關(guān)S 6n?1(]n另一端電壓v?fn，所述第八開關(guān)S6n?1(]n第三端接電壓V eM端側(cè)；
[0042]所述第八電容Ca2另一端接所述第五電容C ^一端；所述第五電容C ^另一端接所述第七開關(guān)Sln?5?與所述第一開關(guān)S i連接端；
[0043]所述第七開關(guān)Sln^5n另一端電壓V refn,所述第七開關(guān)Sln?5n第三端接電壓V ?端側(cè)。
[0044]優(yōu)選地，采用單位耦合電容連接高低段電容陣列。
[0045]優(yōu)選地，所述比較器采用輸出失調(diào)存儲(chǔ)技術(shù)。
[0046]本發(fā)明的技術(shù)方案通過采用分段電容結(jié)構(gòu)數(shù)模轉(zhuǎn)化器以及優(yōu)化逐次逼近型寄存器和邏輯控制電路，使得電路結(jié)構(gòu)設(shè)計(jì)簡化，功耗降低；采用單位耦合電容連接高低段電容陣列，提高了電路轉(zhuǎn)化精度；采用輸出失調(diào)存儲(chǔ)技術(shù)減小所述比較器工作過程中的隨機(jī)失調(diào)。
【附圖說明】
[0047]圖1為本發(fā)明實(shí)施例提供的一種逐次逼近型模數(shù)轉(zhuǎn)換電路結(jié)構(gòu)示意圖；