因此，以使得ρ型基體區(qū)域3與ρ型底層10之間的距離大于由數(shù)學 式1表示的L的2倍的值的方式，設定η型電流分散層3的雜質(zhì)濃度。例如，Nd= IX IO1Vcm3的 情況下，數(shù)學式1的右邊為〇.364μπι。另外，數(shù)學式1是假定耗盡層僅在η型電流分散層3側(cè)延 伸的式子，因此實際上耗盡層延伸的距離比數(shù)學式1短。
[0033] 【數(shù)學式1】
[0034]
[0035] ρ型基體區(qū)域4構(gòu)成為，硼或鋁等ρ型雜質(zhì)濃度例如為約1.0 X IO17~3.0 X IO1Vcm3， 厚度為約I. 〇~1.4μπι，這里將ρ型雜質(zhì)濃度設為2.0 X IO1Vcm3，將厚度設為1.2μπι。
[0036] η+型源區(qū)5構(gòu)成為，表層部中的磷等η型雜質(zhì)濃度(表面濃度)為約1.0 XlO2t3~3.0 X102Vcm3(這里是1.0\102%!113)，厚度為約0加 111。？+型接觸層6用來使后述的源電極12與 ρ型基體區(qū)域4以低電阻接觸，例如構(gòu)成為，表層部中的硼或鋁等ρ型雜質(zhì)濃度(表面濃度)為 例如約1.0 X 1〇2°~1.0 X l〇21/cm3(這里是1.0 X IO2Vcm3)，厚度為約0.7μπι。!!+型源區(qū)5配置 在后述的溝槽柵構(gòu)造的兩側(cè)，P +型接觸層6隔著η+型源區(qū)5配置在與溝槽柵構(gòu)造相反的一側(cè)。
[0037] 此外，以將ρ型基體區(qū)域4以及η+型源區(qū)5貫通并到達η型電流分散層3的厚度的中 途位置的方式，形成有例如寬度為0.8~1.2μπι、距η +型源區(qū)5的表面的深度為1.7~2. Ιμπι的 溝槽7。這里，將溝槽7的寬度設為0.8μπι，將深度設為1.9μπι，例如將相鄰的溝槽7之間的間隔 (間距)設為4.Own。以與該溝槽7的側(cè)面相接的方式配置上述的ρ型基體區(qū)域4以及η+型源區(qū) 5〇
[0038]進而，溝槽7的內(nèi)壁面被柵氧化膜8覆蓋。柵氧化膜8的厚度例如設為60~80nm，這 里設為75nm。此外，溝槽7被形成在柵氧化膜8的表面的柵電極8完全填埋。柵電極8由摻加有 雜質(zhì)的Poly-Si構(gòu)成。
[0039 ]這樣，構(gòu)成溝槽柵構(gòu)造。該溝槽柵構(gòu)造以與圖1的紙面垂直的方向為長度方向延伸 設置。并且，多個溝槽柵構(gòu)造在圖1中的左右方向上排列而被做成條狀。此外，上述n+型源區(qū) 5以及P +型接觸層6也被做成沿溝槽柵構(gòu)造的長度方向延伸設置的構(gòu)造。
[0040] 此外，以將溝槽7的底部覆蓋、并且從相對于p型基體區(qū)域4的下表面離開了規(guī)定距 離的位置到達IT型漂移層2的方式，形成有p型底層10。這里，所謂將溝槽7的底部覆蓋，意味 著將溝槽7的底部中的角部包含在內(nèi)地覆蓋，意味著p型底層10從溝槽7的底面形成至側(cè)面。 例如，P型底層10從P型基體區(qū)域4的底面離開0.3~0.5μπι而形成，這里將其間隔設為0.4μπι。 此外，P型底層10例如深度為0.8~Ι.Ομπι，寬度為從溝槽7向兩側(cè)突出規(guī)定距離的寬度，這里 將深度設為0.9μπι，將寬度設為從溝槽7向兩側(cè)各突出0.2μπι的寬度。P型底層10的硼或鋁等P 型雜質(zhì)濃度例如設為2.0 X IO17~5.0 X 1017/cm3(這里是5.0 X IO1Vcm3)。該濃度被設為例如 η型電流分散層3的2倍以上的濃度，以當反偏時（對后述的漏電極14施加了電壓時）不通過 從與η型電流分散層3之間的邊界部擴展的耗盡層而完全耗盡的方式，成為相比于完全耗盡 化條件而言更高的濃度。
[0041] 進而，在排列了多條的溝槽7中的相鄰的溝槽7彼此之間，以與ρ型基體區(qū)域4的底 面相接并且到達IT型漂移層2的方式，形成有由ρ型層構(gòu)成的ρ型深層（deep IayerUl。例 如，P型深層11其下表面被設置為與P型底層10相同的深度，這里將相對于P型基體區(qū)域4的 下表面的深度設為Ι.βμπ^ρ型深層11中的硼或鋁等ρ型雜質(zhì)濃度被設為與ρ型底層10相同的 濃度。因此，P型深層11的濃度也以當反偏時(對后述的漏電極14施加了電壓時）不通過從與 η型電流分散層3之間的邊界部擴展的耗盡層而完全耗盡的方式，成為相比于完全耗盡化條 件而言更高的濃度。
[0042] 此外，在η+型源區(qū)5以及ρ+型接觸層6的表面和柵電極9的表面，形成有源電極12和 柵布線(未圖示）。源電極12以及柵布線由多個金屬(例如Ni/Al等)構(gòu)成，至少與η型SiC(具 體而言，η+型源區(qū)5、η摻雜的情況下的柵電極9)接觸的部分由能夠與η型SiC歐姆接觸的金 屬構(gòu)成。此外，他們之中的至少與P型SiC(具體而言，ρ+型接觸層6、ρ摻雜的情況下的柵電極 9)接觸的部分由能夠與ρ型SiC歐姆接觸的金屬構(gòu)成。另外，這些源電極12以及柵布線通過 形成在層間絕緣膜13上而被電絕緣，通過形成在層間絕緣膜13中的接觸孔，源電極12與η + 型源區(qū)5以及ρ+型接觸層6電接觸，柵布線與柵電極9電接觸。
[0043]并且，在η+型層1的背面?zhèn)刃纬捎信cη+型層1電連接的漏電極14。通過這樣的構(gòu)造， 構(gòu)成η溝道型的反型的溝槽柵構(gòu)造的M0SFET。
[0044]這樣的反型的溝槽柵構(gòu)造的MOSFET如以下那樣動作。
[0045]首先，在向柵電極9施加柵電壓之前的狀態(tài)下，在ρ型基體區(qū)域4中不形成反型層。 因而，即使對漏電極14施加了正的電壓，也無法到達ρ型基體區(qū)域4內(nèi)，在源電極12與漏電極 14之間不流過電流。
[0046] 接著，在截止時(柵電壓= 0V，漏電壓= 1200V，源電壓= 0V)，即使對漏電極14施加 電壓也成為反偏。因此，耗盡層從P型基體區(qū)域4與η型電流分散層3以及ιΓ型漂移層2(包括 電流擴散層2a)之間擴展。此時，由于ρ型基體區(qū)域4的濃度較高為2.OX IO1Vcm3，所以即使η 型電流分散層3的濃度為1.0X1017/cm3，耗盡層也幾乎在ιΓ型漂移層2側(cè)擴展，成為約ΙΟμπι 的寬度。因此，P型基體區(qū)域4不會穿通，在源電極12與漏電極14之間不流過電流。
[0047] 此外，由于柵電壓為0V，所以在漏一柵間也施加電場。該情況下，由于η型雜質(zhì)濃度 為5.0 X IO1Vcm3的ρ型底層10將溝槽7的底部覆蓋，所以向ρ型底層10侵入的耗盡層成為0.2 Mi以下。即，耗盡層的寬度與雜質(zhì)濃度成反比，并且，由于ιΓ型漂移層2的耗盡層的寬度為約 ΙΟμπι，ρ型底層10的雜質(zhì)濃度為rT型漂移層2的50倍以上，所以在ρ型底層10內(nèi)耗盡層僅擴展 上述的值左右。因此，耗盡層不到達溝槽7,所以能夠使得在被ρ型底層10包圍的溝槽7的底 部幾乎不發(fā)生電場的集中。由此，能夠緩和柵氧化膜8內(nèi)的電場集中、特別是柵氧化膜8中的 溝槽7的底部的電場集中，能夠防止柵氧化膜8被擊穿。
[0048] 另外，溝槽7中的從ρ型基體區(qū)域4的下表面突出并到達ρ型底層10之間的部分，成 為在溝槽7的周圍不存在ρ型層的區(qū)域。但是，這里，由于該溝槽7的突出量較少從而電場集 中較少，在漏電壓1200V下，在該突出部分施加的電場強度為約4.4MV/cm。這是即使施加于 柵氧化膜8也不會絕緣擊穿的水平的電壓。因此，根據(jù)本實施方式的構(gòu)造，即使對漏電極14 施加1200V的電壓，柵氧化膜8也不會被擊穿，能夠?qū)崿F(xiàn)耐壓1200V。
[0049] 接著，在導通時（柵電壓= 20V，漏電壓= 2V，源電壓= OV)，進行如下那樣的動作。 具體而言，SiC在雜質(zhì)濃度為例如1.0 X IO1Vcm3那樣地較高的情況下，即使源電壓為0V，p型 基體區(qū)域4也如-3V那樣動作，所以耗盡層從ρ型基體區(qū)域4向η型電流分散層3側(cè)擴展。該擴 展量由η型電流分散層3的雜質(zhì)濃度決定。通過仿真研究的結(jié)果是，在η型電流分散層3的雜 質(zhì)濃度為8.0 X IO1Vcm3的情況下為0.3μπι，在1.0 X IO1Vcm3的情況下為0.08μπι。
[0050]圖2表示將本實施方式的MOSFET的各部的雜質(zhì)濃度設為上述的濃度的情況下的導 通時的耗盡層的擴展方式。耗盡層的電阻非常高而難以流過電流，但在本實施方式中由于 具備與rT型漂移層2相比高雜質(zhì)濃度的η型電流分散層3,所以耗盡層的擴展得以抑制。因 此，在P型基體區(qū)域4與ρ型底層10之間確保從由溝槽7與η型電流分散層3相接的部分構(gòu)成的 電流蓄積層到rT型漂移層2之間不被耗盡層截斷的電流通路，導通電阻降低。
[0051 ]另一方面，圖3表示在去掉本實施方式的MOSFET中的η型電流分散層3而得到的構(gòu) 造下、導通時的耗盡層的擴展方式。如該圖所示，在沒有形成η型電流分散層3的情況下，該 部分成為rT型漂