0%~130%以內。在本實施方式中的條件下，期望將耗盡化抑制層6的厚度設為 60nm~240nm。由此，還能夠和與溫度變化相伴的耗盡層寬度的增大對應地抑制耗盡層，并 且不使耗盡化抑制層6的厚度不必要地增大。
[0060] 但是，在通過離子注入形成耗盡化抑制層6的情況下，進而需要考慮通過離子注入 產生的雜質濃度的尾寬。圖7是示出半導體層20中的由體區(qū)域5、耗盡化抑制層6以及漂移層 2構成的三層構造中的雜質濃度和深度的關系的圖。在圖7中，縱軸表示雜質濃度N，橫軸表 示從體區(qū)域5起的深度D。另外，圖7中的d_Tr表示溝槽7的深度，d_bo表示體區(qū)域5的厚度，d_ ds表示耗盡化抑制層6的厚度，Tw表示尾寬，d_bo部分的雜質濃度表示ρ型雜質濃度，其他部 分表不η型雜質濃度。
[0061] 在通過離子注入形成耗盡化抑制層6的情況下，如圖7所示，在耗盡化抑制層6的雜 質濃度中產生濃度分布。由此，在耗盡化抑制層6的雜質濃度中，產生從峰值至成為峰值一 半的值為止的尾。另外，在尾部分，相比于峰值，雜質濃度降低，所以如果不考慮尾部分地設 定耗盡化抑制層6的厚度，則在尾部分，與雜質濃度降低的量相應地，耗盡化抑制層6內的p 型雜質變少，所以存在從體區(qū)域5起的耗盡層的抑制變得不充分的擔憂。因此，對于耗盡化 抑制層6的厚度，需要增厚尾寬Tw的量。另外，在圖7中，通過一次的離子注入形成耗盡化抑 制層6,但不限于此，也可以通過多次的離子注入來形成。在上述情況下，在耗盡化抑制層6 的最深的部分，也產生一次注入量的尾。
[0062] 另外，當在本實施方式中設想的耗盡化抑制層6的η型雜質濃度的范圍中通過仿真 進行計算時，尾寬Tw(單側量)為60nm~70nm。另外，在計算尾寬Tw時，將注入能量設為一般 的值即700keV~1500keV的范圍來進行仿真。因此，在本實施方式中，如果將耗盡化抑制層6 的厚度設定為60nm~240nm，則對設定值加上尾寬Tw而得到的實際的耗盡化抑制層6的寬度 為120nm~310nm的范圍。
[0063] 另外，在不通過離子注入而通過外延生長來形成耗盡化抑制層6的情況下，不加上 尾寬Tw，而如上所述設為60nm~240nm即可。另外，如果考慮通過離子注入來形成的情況和 通過外延生長來形成的情況這兩者，則將耗盡化抑制層6的厚度設為60nm~310nm即可。
[0064] 接下來，說明溝槽7的深度d_Tr。圖8是將形成溝槽7的工序（圖4)中的溝槽7周邊放 大了的剖面圖。為了使溝槽7形成為在半導體層20的表面貫通耗盡化抑制層6而到達漂移層 2,需要考慮形成溝槽7時的偏差。此處，當在形成溝槽7時使用反應性離子蝕刻時，溝槽7的 深度d_Tr雖然根據蝕刻氣體等工藝條件而不同，但相對于目標的深度d_Tr*以± 15%左右 進行變動。由此，在形成溝槽7時設定的目標的深度d_Tr*被設定成使目標的深度d_Tr*與耗 盡化抑制層6的下端的差分Adl成為目標的深度d_Tr*的15%。由此，溝槽7可靠地貫通耗盡 化抑制層6,并且溝槽7也不會不必要地變深。
[0065] 在上述情況下，溝槽7的深度的最大值d_max是在對目標的深度d_Tr*加上目標的 深度d_Tr*的15%時的值，最大深度d_max與耗盡化抑制層6的下端之差△ d2是目標的深度 d_Tr*的30%。如果將其換算為最大深度d_max，則最大深度d_max與耗盡化抑制層6的下端 之差△ d2為最大深度d_max的約26%。因此，在本實施方式的碳化娃半導體裝置100中，耗盡 化抑制層6的下端與溝槽7的深度d_Tr之差△ d2(耗盡化抑制層6與溝槽7底部的距離)為溝 槽d_Tr的26%以內。
[0066] 通過以上那樣的結構，本實施方式的碳化硅半導體裝置100起到以下那樣的效果。 在本實施方式中，通過設置于體區(qū)域5與漂移層2之間的耗盡化抑制層6,抑制從體區(qū)域5朝 向漂移層2延伸的耗盡層，所以抑制從體區(qū)域5起的耗盡層到達η型雜質濃度低的漂移層2內 而急劇延伸。其結果，在漂移層2內，能夠抑制通過從體區(qū)域5起的耗盡層而妨礙向橫向的電 流擴散，能夠降低導通電阻。
[0067] 另一方面，耗盡化抑制層6不是通過使電流在η型的雜質濃度比漂移層2高的耗盡 化抑制層6自身中流過來使電流擴散，而是如上所述地特殊化為僅抑制從體區(qū)域5起的耗盡 層，在耗盡化抑制層6中除了溝槽7側面的周邊以外幾乎不流過電流。在這一點上，與以往使 用的電流擴散層(Current Spread layer :CSL)相比，在目的以及作用上不同。另外，通過將 耗盡化抑制層6的厚度設為60nm~310nm這樣的對于抑制從體區(qū)域5起的耗盡層所需的最小 限度的厚度，能夠與將耗盡化抑制層6的厚度設為最小限度的厚度相應地，將貫通耗盡化抑 制層6的溝槽7的深度形成得較淺。
[0068] 關于溝槽7的具體的深度，能夠設為至少比將根據體區(qū)域5的p型雜質濃度、漂移層 2的η型雜質濃度以及導通電壓使用式（1)計算的耗盡層寬度加到直至體區(qū)域5的深度而得 至_值淺。由此，能夠緩和溝槽7底部的電場，抑制柵極絕緣膜9的絕緣破壞等，提高耐壓。 [0069]另外，通過將耗盡化抑制層6的厚度設為根據體區(qū)域5的p型雜質濃度和耗盡化抑 制層6的η型雜質濃度使用式（1)計算的室溫時的耗盡層寬度In的100%~130%以內，即使 在溫度變化了的情況下，也能夠抑制從體區(qū)域5起的耗盡層。進而，還考慮通過離子注入形 成耗盡化抑制層6,考慮離子注入時的雜質濃度的尾寬而將厚度設定為60nm~310nm，所以 由于尾部分處的雜質濃度的降低而耗盡化抑制變得不充分的擔憂也消失。
[0070] 進而，在本實施方式中，考慮溝槽7形成時的工藝中的偏差，形成為使耗盡化抑制 層6的下端與溝槽7的深度d_Tr之差△ d2為溝槽d_Tr的26%以內，所以通過在耗盡化抑制層 6內包括溝槽7的角部，能夠抑制溝槽7角部的電場集中增大，并且將溝槽7的深度設為最小 限度而提高耐壓。
[0071] 另外，本實施方式的碳化硅半導體裝置100也可以如圖9所示，變形為在溝槽7底部 設置保護層14。保護擴散層14是設置于溝槽7的底部的p型的半導體層，保護擴散層14的p型 的雜質濃度為5.0 X IO17~5.0 X IO18Cnf3。在上述情況下，通過保護擴散層14來緩和溝槽7底 部的電場，所以能夠提高耐壓，但存在由于從保護擴散層14延伸的耗盡層而限制導通電流 路徑而導通電阻增大的憂慮。但是，在本實施方式中，通過設置耗盡化抑制層6,抑制從阱區(qū) 域5起的耗盡層而使導通電流向橫向擴散，所以即使耗盡層從保護擴散層14延伸，也能夠通 過向橫向的電流擴散來抑制導通電阻增大。
[0072] 另外，保護擴散層14的上端與耗盡化抑制層7的下端的深度方向上的距離(保護擴 散層14的上端與耗盡化抑制層7的下端的距離)設為從漂移層2的表面至保護擴散層14的上 端的距離的26%以下。
[0073] 關于保護擴散層14的形成，在從形成溝槽7之后至形成柵極絕緣膜9的期間，如圖 10所示，在溝槽7底部進行離子注入，從而能夠在溝槽7底部的漂移層2處形成保護擴散層 14。另外，保護擴散層14的形成不限于上述那樣的結構，也可以預先在漂移層2內通過離子 注入來形成、或者在形成與保護擴散層14的厚度量相應的深的溝槽7之后在溝槽內的底面 通過外延生長來形成。
[0074] 進而，本發(fā)明不限于單元的配置，能夠如圖11、圖12所示，設為條狀、格子狀等單元 配置。在格子狀地配置的情況下，各個單元也可以不排成列，單元也可以是多邊形，或者單 元的角也可以具有曲率。另外，源極區(qū)域3和體接觸區(qū)域4形成為條狀或者島狀，在源極區(qū)域 3以及體接觸區(qū)域4的下部，以重疊的方式并按相同的圖案形成體區(qū)域5和耗盡化抑制層6。 另外，以與源極區(qū)域3的側面相接的方式，條狀或者格子狀地形成溝槽7。另外，在圖案外周 的終端區(qū)域13中，在半導體層20表面形成p型的雜質層、或者在蝕刻有溝槽的底面形成p型 的雜質層。
[0075] 關于上述那樣的本實施方式中的導通電阻降低效果和耐壓提高效果，與比較例一 起進行說明。圖13是示出本實施方式的比較例的碳化硅半導體裝置200的剖面圖，圖13中的 虛線表示從阱區(qū)域5以及保護層14延伸的耗盡層。如圖13所