一種時(shí)鐘樹資源的分配方法和時(shí)鐘樹架構(gòu)的制作方法
【技術(shù)領(lǐng)域】
[0001] 本發(fā)明涉及集成電路技術(shù)領(lǐng)域，尤其涉及一種時(shí)鐘樹資源的分配方法和時(shí)鐘樹架 構(gòu)。
【背景技術(shù)】
[0002] 數(shù)字電路中，時(shí)鐘是整個(gè)電路最重要、最特殊的信號(hào)。第一，系統(tǒng)內(nèi)大部分器 件的動(dòng)作都是在時(shí)鐘的跳變沿上進(jìn)行，這就要求時(shí)鐘信號(hào)時(shí)延差要非常小，否則就可能 造成時(shí)序邏輯狀態(tài)出錯(cuò)。第二，時(shí)鐘信號(hào)通常是系統(tǒng)中頻率最高的信號(hào)。第三，時(shí)鐘信 號(hào)通常是負(fù)載最重的信號(hào)，所以要合理分配負(fù)載。出于這樣的考慮在現(xiàn)場(chǎng)可編程門陣列 (Field-Programmable Gate Array, FPGA)這類可編程器件內(nèi)部一般都設(shè)有數(shù)量不等的專 門用于系統(tǒng)時(shí)鐘驅(qū)動(dòng)的全局時(shí)鐘網(wǎng)絡(luò)。
[0003] 對(duì)于FPGA來說，要盡可能避免異步設(shè)計(jì)，盡可能采用同步設(shè)計(jì)。而同步設(shè)計(jì)的第 一個(gè)關(guān)鍵，就是時(shí)鐘樹。時(shí)鐘樹，是個(gè)由許多緩沖單元（buffer cell)平衡搭建的網(wǎng)狀結(jié) 構(gòu)，它有一個(gè)源點(diǎn)，一般是時(shí)鐘輸入端（clock input port),也有可能是設(shè)計(jì)內(nèi)部某一個(gè)單 元輸出腳（cell output pin)，然后就是由一級(jí)一級(jí)的緩沖單元搭建而成，目的是使所用終 點(diǎn)的時(shí)鐘偏移（clock skew)等滿足設(shè)計(jì)要求。
[0004] clock skew實(shí)際上指的是時(shí)鐘驅(qū)動(dòng)不同的寄存器時(shí)，由于寄存器之間可能會(huì) 隔得比較遠(yuǎn)，所以時(shí)鐘到達(dá)不同的寄存器的時(shí)間可能會(huì)不一樣，這個(gè)時(shí)間差稱為Clock skew。這種clock skew可以通過時(shí)鐘樹來解決，也就是使時(shí)鐘布線形成一種樹狀結(jié)構(gòu)， 使得時(shí)鐘到每一個(gè)寄存器的距離是一樣的。通常FPGA芯片都布有這樣的時(shí)鐘樹結(jié)構(gòu)。
[0005] 因?yàn)镕PGA是由許多的邏輯單元構(gòu)成的，邏輯單元包括門、查找表、和觸發(fā)器，在出 廠之前，F(xiàn)PGA內(nèi)部元件之間的連線已經(jīng)完全固定，也就是說時(shí)鐘樹結(jié)構(gòu)已經(jīng)被預(yù)先布好了。 所以采用何種方法建立時(shí)鐘樹架構(gòu)，以及所建立的時(shí)鐘樹的結(jié)構(gòu)，對(duì)FPGA的性能有著很大 影響。

【發(fā)明內(nèi)容】

[0006] 本發(fā)明實(shí)施例提供了 一種時(shí)鐘樹資源的分配方法和時(shí)鐘樹架構(gòu)，所述分配方法能 夠?qū)r(shí)鐘布線進(jìn)行優(yōu)化，節(jié)約時(shí)鐘布線資源，提高時(shí)鐘樹的布通率，并有效控制保持時(shí)間違 例（hold time violation)〇
[0007] 第一方面，本發(fā)明實(shí)施例提供了一種時(shí)鐘樹資源的分配方法，包括：
[0008] 根據(jù)FPGA中各個(gè)時(shí)鐘線網(wǎng)分布的時(shí)鐘域數(shù)量和/或驅(qū)動(dòng)的寄存器數(shù)量，確定所述 各個(gè)時(shí)鐘線網(wǎng)的復(fù)雜度；
[0009] 基于用戶設(shè)計(jì)，將N棵時(shí)鐘樹的資源分別分配給復(fù)雜度最高的前N個(gè)的時(shí)鐘線網(wǎng) 使用；其中，N為自然數(shù)；每棵所述時(shí)鐘樹與全部時(shí)鐘域相連；
[0010] 確定所述每棵時(shí)鐘樹剩余的未被使用的資源；
[0011] 利用跨時(shí)鐘域的多路選擇器整合所述未被使用的資源，分配給所述各個(gè)時(shí)鐘線網(wǎng) 中除所述復(fù)雜度最高的前N個(gè)的時(shí)鐘線網(wǎng)之外的其它時(shí)鐘線網(wǎng)使用。
[0012] 優(yōu)選的，所述整合包括：將一棵時(shí)鐘樹連接的未被使用的時(shí)鐘域通過至少一級(jí)跨 時(shí)鐘域的多路選擇器接入所述其他時(shí)鐘線網(wǎng)。
[0013] 進(jìn)一步優(yōu)選的，所述整合還包括：
[0014] 基于用戶設(shè)計(jì)，將通用輸入/輸出I/O管腳輸入的多個(gè)時(shí)鐘信號(hào)通過至少一級(jí)跨 時(shí)鐘域的多路選擇器接入所述其他時(shí)鐘線網(wǎng)。
[0015] 進(jìn)一步優(yōu)選的，當(dāng)將通用I/O管腳輸入的兩個(gè)或以上的時(shí)鐘信號(hào)接入所述其他時(shí) 鐘線網(wǎng)時(shí)，使用至少兩級(jí)跨時(shí)鐘域的多路選擇器實(shí)現(xiàn)。
[0016] 第二方面，本發(fā)明實(shí)施例提供了一種時(shí)鐘樹架構(gòu)，用于實(shí)現(xiàn)上述第一方面所述的 分配方法；所述時(shí)鐘樹架構(gòu)包括：相互獨(dú)立的N棵時(shí)鐘樹和至少一級(jí)跨時(shí)鐘域的多路選擇 器。
[0017] 優(yōu)選的，每一級(jí)所述跨時(shí)鐘域的多路選擇器包括一個(gè)或多個(gè)跨時(shí)鐘域的多路選擇 器。
[0018] 進(jìn)一步優(yōu)選的，第一級(jí)跨時(shí)鐘域的多路選擇器的輸入端連接一顆時(shí)鐘樹，輸出端 連接全部時(shí)鐘域。
[0019] 進(jìn)一步優(yōu)選的，當(dāng)只有一級(jí)所述跨時(shí)鐘域的多路選擇器時(shí)，所述第一級(jí)所述跨時(shí) 鐘域的多路選擇器的輸入端還連接通用輸入/輸出I/O管腳輸入的多個(gè)時(shí)鐘信號(hào)。
[0020] 進(jìn)一步優(yōu)選的，當(dāng)有多級(jí)所述跨時(shí)鐘域的多路選擇器時(shí)，所述第一級(jí)所述跨時(shí)鐘 域的多路選擇器的輸入端還與除所述第一級(jí)之外的其它級(jí)跨時(shí)鐘域的多路選擇器提供的 時(shí)鐘信號(hào)相連接。
[0021] 本發(fā)明實(shí)施例提供的一種時(shí)鐘樹資源的分配方法，基于時(shí)鐘線網(wǎng)的復(fù)雜度對(duì)時(shí)鐘 樹的資源進(jìn)行分配，將時(shí)鐘樹資源優(yōu)先分配給復(fù)雜度高的時(shí)鐘線網(wǎng)，之后再將時(shí)鐘樹剩余 的未被使用的資源，通過跨時(shí)鐘域的多路選擇器進(jìn)行整合，分配給其他復(fù)雜度相對(duì)簡(jiǎn)單的 時(shí)鐘線網(wǎng)。從而更加有效的利用時(shí)鐘布線資源，優(yōu)化時(shí)鐘布線，提高時(shí)鐘樹的布通率，并有 效控制保持時(shí)間違例。
【附圖說明】
[0022] 圖1為本發(fā)明實(shí)施例提供的時(shí)鐘樹資源的分配方法示意圖；
[0023] 圖2為本發(fā)明實(shí)施例提供的時(shí)鐘樹架構(gòu)圖；
[0024] 圖3為本發(fā)明實(shí)施例提供的時(shí)鐘樹資源的分配示意圖之一；
[0025] 圖4為本發(fā)明實(shí)施例提供的時(shí)鐘樹資源的分配示意圖之二；
[0026] 圖5為本發(fā)明實(shí)施例提供的一種時(shí)鐘樹架構(gòu)。
【具體實(shí)施方式】
[0027] 下面通過附圖和實(shí)施例，對(duì)本發(fā)明的技術(shù)方案做進(jìn)一步的詳細(xì)描述。
[0028] 首先，本發(fā)明實(shí)施例提供了一種時(shí)鐘樹資源的分配方法，如圖1所示，包括如下步 驟：
[0029] 步驟110,基于用戶設(shè)計(jì)，根據(jù)FPGA中各個(gè)時(shí)鐘線網(wǎng)分布的時(shí)鐘域數(shù)量和/或驅(qū)動(dòng) 的寄存器數(shù)量，確定所述各個(gè)時(shí)鐘線網(wǎng)的復(fù)雜度；
[0030] 具體的，基于用戶的設(shè)計(jì)，將FPGA分成很多模塊，每個(gè)模塊有各自的任務(wù)，也都 需要由時(shí)鐘來進(jìn)行驅(qū)動(dòng)。一般來說，F(xiàn)PGA設(shè)計(jì)都是同步時(shí)序電路，所以這些模塊采用都是 同步時(shí)鐘信號(hào)，這樣才能保證時(shí)序比較穩(wěn)定。穩(wěn)定的時(shí)序?qū)τ诟咚俚臄?shù)據(jù)處理是很重要的。
[0031] FPGA的全局時(shí)鐘是從晶振分出來的，最原始的頻率。其他需要的各種頻率都是在 這個(gè)基礎(chǔ)上利用鎖相環(huán)（phase-locked l〇〇p，PLL)或者其他分頻手段得到的。因?yàn)槿謺r(shí) 鐘需要驅(qū)動(dòng)很多模塊，所以全局時(shí)鐘引腳需要有很大的驅(qū)動(dòng)能力，F(xiàn)PGA -般都有一些專門 的引腳用于作為全局時(shí)鐘用。
[0032] 根據(jù)用戶設(shè)計(jì)，上述模塊與時(shí)鐘線網(wǎng)相連接，由時(shí)鐘線網(wǎng)來驅(qū)動(dòng)模塊的時(shí)序邏輯。 模塊可以由多個(gè)寄存器組成，不同的模塊往往工作在不同的頻率下，因此可以將由相同頻 率的一個(gè)時(shí)鐘信號(hào)負(fù)責(zé)的寄存器集合為一個(gè)時(shí)鐘域。優(yōu)選的，同一時(shí)鐘域內(nèi)寄存器的物理 分布相接近。其中，每個(gè)時(shí)鐘域可以連接到多個(gè)時(shí)鐘線網(wǎng)。
[0033] 每個(gè)時(shí)鐘線網(wǎng)可以分布的時(shí)鐘域多少不一，每個(gè)時(shí)鐘域的寄存器數(shù)量多少不一， 都是依據(jù)用戶設(shè)計(jì)而定。因此，可以根據(jù)FPGA用戶設(shè)計(jì)的各個(gè)時(shí)鐘線網(wǎng)分布的時(shí)鐘域數(shù)量 和/或驅(qū)動(dòng)的寄存器數(shù)量，來確定各個(gè)時(shí)鐘線網(wǎng)的復(fù)雜度。
[0034] 步驟120,將N棵時(shí)鐘樹的資源分別分配給復(fù)雜度最高的前N個(gè)的時(shí)鐘線網(wǎng)使用；
[0035] 具體的，在FPGA中，時(shí)鐘樹結(jié)構(gòu)已經(jīng)被預(yù)先布好了，每棵所述時(shí)鐘樹與全部時(shí)鐘 域相連。具體可以如圖2所示。FPGA時(shí)鐘樹架構(gòu)包括4棵相互獨(dú)立的時(shí)鐘樹,分別為Clock Tree tag l、Clock Tree tag 2、Clock Tree tag 3 和 Clock Tree tag 4,它們分別連接到 FPGA 的全部時(shí)鐘域 Clock Region A、Clock Region B 和 Clock Region C。
[0036] 在進(jìn)行時(shí)鐘樹的資源分配時(shí)，首先，根據(jù)前步得到的各個(gè)時(shí)鐘線網(wǎng)的復(fù)雜度，對(duì)時(shí) 鐘樹的資源進(jìn)行分配。
[0037] 如圖3所示，將4棵相互獨(dú)立的時(shí)鐘樹的資源分別分配給4個(gè)復(fù)雜度最高的時(shí)鐘 線網(wǎng)（圖中標(biāo)示為時(shí)鐘線網(wǎng)1、時(shí)鐘線網(wǎng)2、時(shí)鐘線網(wǎng)3和時(shí)鐘線網(wǎng)4)。圖3中虛線所示為 每個(gè)時(shí)鐘線網(wǎng)占用的時(shí)鐘樹的資源。
[0038] 步驟130,確定每棵時(shí)鐘樹剩余的未被使用的資源；
[0039] 具體的，再如圖3所示，可以看到在資源分配后，還剩余有Clock Tree tag 1的連 到Clock Region C的資源未被占用，Clock Tree tag 3的連到Clock Region A的資源未 被占用，Clock Tree tag 4的連到Clock Region A和Clock Re