柵極接收第二觸發(fā)信號端STD的高電平信號，第八晶體管T8和第十二晶體管T12均開啟；通過第八晶體管T8將低電平端VGL的低電平信號傳輸至上拉控制節(jié)點Q，第十晶體管TlO的柵極接收上拉控制節(jié)點Q的低電平信號，第十晶體管TlO關(guān)閉；通過第十二晶體管T12將低電平端VGL的低電平信號傳輸至移位寄存器單元的輸出端Output ;將移位寄存器單元的輸出端Output的信號下拉為低電平信號。
[0066]實施例一中的第四階段(D-E時間段)具體包括:第一晶體管Tl的柵極接收第一觸發(fā)信號端STU的低電平信號，第一晶體管Tl關(guān)閉；第二晶體管T2的柵極接收第一時鐘信號端CLKl的高電平信號，第二晶體管T2開啟，通過第二晶體管T2將低電平端VGL的低電平信號傳輸至第三晶體管T3的柵極，第三晶體管T3關(guān)閉；第八晶體管T8的柵極和第十二晶體管T12的柵極接收第二觸發(fā)信號端STD的低電平信號，第八晶體管T8和第十二晶體管T12關(guān)閉；第十三晶體管T13接收第二時鐘信號端CLK2的低電平信號，第十三晶體管T13關(guān)閉；第四晶體管T4的柵極接收第一時鐘信號端CLKl的高電平信號，第四晶體管T4開啟；通過第四晶體管T4將第一時鐘信號端CLKl的高電平信號傳輸至第五晶體管T5的柵極，第五晶體管T5開啟；通過第五晶體管T5將第一時鐘信號端CLKl的高電平信號傳輸至下拉控制節(jié)點QB ;第九晶體管T9的柵極和第^^一晶體管Tll的柵極接收下拉控制節(jié)點QB的高電平信號，第九晶體管T9和第十一晶體管Tll均開啟；通過第九晶體管T9將低電平端VGL的低電平信號傳輸至上拉控制節(jié)點Q，第十晶體管TlO的柵極接收上拉控制節(jié)點Q的低電平信號，第十晶體管TlO關(guān)閉；通過第十一晶體管Tll將低電平端VGL的低電平信號傳輸至移位寄存器單元的輸出端Output ;將移位寄存器單元的輸出端Output的信號下拉為低電平信號。
[0067]實施例一中的第五階段(E-F時間段)具體包括:第一晶體管Tl的柵極接收第一觸發(fā)信號端STU的低電平信號，第一晶體管Tl關(guān)閉；第二晶體管T2的柵極接收第一時鐘信號端CLKl的低電平信號，第二晶體管T2關(guān)閉；故第三晶體管T3的柵極的信號也為低電平信號，第三晶體管T3關(guān)閉；故上拉控制節(jié)點Q的信號為低電平信號，第十晶體管TlO的柵極接收上拉控制節(jié)點Q的低電平信號，第十晶體管TlO關(guān)閉；第六晶體管T6的柵極和第七晶體管T7的柵極接收上拉控制節(jié)點Q的低電平信號，第六晶體管T6和第七晶體管T7均關(guān)閉；第四晶體管T4的柵極接收第一時鐘信號端CLKl的低電平信號，第四晶體管T4關(guān)閉；在第一時鐘信號端CLKl的信號從高電平信號跳變?yōu)榈碗娖叫盘枙r，由于第五晶體管T5的寄生電容的影響，第五晶體管T5的柵極產(chǎn)生略高于低電平信號的一個信號，第五晶體管T5輕微開啟，通過第五晶體管T5將第一時鐘信號端CLKl的低電平信號傳輸至下拉控制節(jié)點QB ;第八晶體管T8的柵極和第十二晶體管T12的柵極接收第二觸發(fā)信號端STD的低電平信號，第八晶體管T8和第十二晶體管T12關(guān)閉；第十三晶體管T13的柵極接收所述第二時鐘信號端CLK2的高電平信號，所述第十三晶體管T13開啟；通過所述第十三晶體管T13將所述低電平端VGL的低電平信號傳輸至所述移位寄存器單元的輸出端Output ;將所述移位寄存器單元的輸出端Output的信號下拉為低電平信號。
[0068]值得一提的是，在上述第一階段至第五階段后的時間段中，第十一晶體管Tll和第十三晶體管T13會交替開啟，從而交替地將移位寄存器單元的輸出端Output的信號下拉為低電平信號，第十一晶體管Tll與第十三晶體管T13交替打開工作，減小了第十一晶體管Tll與第十三晶體管T13受到的電應(yīng)力的影響，延長電路壽命。
[0069]需要說明的是，本發(fā)明實施例中各個晶體管的第一極和第二極分別為源極和漏極，但并不限定，也就是說，當晶體管的第一極為源極時，晶體管的第二極為漏極；或者，當晶體管的第一極為漏極時，晶體管的第二極為源極。
[0070]實施例三
[0071]本發(fā)明實施例提供了一種移位寄存器，其特征在于，包括多級如上述實施例中所述的移位寄存器單元，所述移位寄存器中的移位寄存器單元與上述實施例中的移位寄存器單元具有的優(yōu)勢相同，此處不再贅述。
[0072]實施例四
[0073]本發(fā)明實施例提供了一種顯示裝置，所述顯示裝置包括上述實施例中的移位寄存器，所述顯示裝置中的移位寄存器與上述實施例中的移位寄存器具有的優(yōu)勢相同，此處不再贅述。具體的，顯示裝置包括液晶顯示面板、OLED顯示面板、電子紙、手機、平板電腦、電視機、顯示器、筆記本電腦、數(shù)碼相框、導航儀等任何具有顯示功能的產(chǎn)品或部件。
[0074]在上述實施方式的描述中，具體特征、結(jié)構(gòu)、材料或者特點可以在任何的一個或多個實施例或示例中以合適的方式結(jié)合。
[0075]以上所述，僅為本發(fā)明的【具體實施方式】，但本發(fā)明的保護范圍并不局限于此，任何熟悉本技術(shù)領(lǐng)域的技術(shù)人員在本發(fā)明揭露的技術(shù)范圍內(nèi)，可輕易想到變化或替換，都應(yīng)涵蓋在本發(fā)明的保護范圍之內(nèi)。因此，本發(fā)明的保護范圍應(yīng)以所述權(quán)利要求的保護范圍為準。
【主權(quán)項】
1.一種移位寄存器單元，其特征在于，包括輸入模塊、下拉控制模塊、上拉控制模塊、上拉模塊和下拉模塊； 其中，所述輸入模塊與第一觸發(fā)信號端、第一時鐘信號端、低電平端和上拉控制節(jié)點連接，所述輸入模塊用于利用自舉效應(yīng)，將所述第一觸發(fā)信號端的信號無閾值電壓損耗地傳輸至所述上拉控制節(jié)點，所述上拉控制節(jié)點為所述輸入模塊、所述上拉控制模塊、所述下拉控制模塊和所述上拉模塊的連接點； 所述下拉控制模塊與所述第一時鐘信號端、所述上拉控制節(jié)點、下拉控制節(jié)點和所述低電平端連接，所述下拉控制模塊用于根據(jù)所述第一時鐘信號端的信號和所述上拉控制節(jié)點的信號，控制所述下拉控制節(jié)點的信號為高電平信號或低電平信號，所述下拉控制節(jié)點為所述下拉控制模塊、所述上拉控制模塊和所述下拉模塊的連接點； 所述上拉控制模塊與第二觸發(fā)信號端、所述低電平端、所述上拉控制節(jié)點、所述下拉控制節(jié)點、所述下拉模塊和所述移位寄存器單元的輸出端連接，所述上拉控制模塊用于根據(jù)所述第二觸發(fā)信號端的信號和自舉效應(yīng)，控制所述上拉控制節(jié)點的信號為高電平信號或低電平信號； 所述上拉模塊與所述第一時鐘信號端、所述上拉控制節(jié)點和所述移位寄存器單元的輸出端連接，所述上拉模塊用于在所述上拉控制節(jié)點的信號和所述第一時鐘信號端的信號的控制下，將所述移位寄存器單元的輸出端的信號上拉為高電平信號； 所述下拉模塊與所述第二觸發(fā)信號端、所述低電平端、第二時鐘信號端、所述下拉控制節(jié)點和所述移位寄存器單元的輸出端連接，所述下拉模塊用于在所述下拉控制節(jié)點的信號、所述第二觸發(fā)信號端的信號和所述第二時鐘信號端的信號的控制下，將所述移位寄存器單元的輸出端的信號下拉為低電平信號。2.根據(jù)權(quán)利要求1所述的移位寄存器單元，其特征在于，所述輸入模塊包括第一晶體管、第二晶體管、第三晶體管以及第一電容； 其中，所述第一晶體管，其柵極與所述第一觸發(fā)信號端連接，其第一極與所述第二晶體管的第二極、所述第一電容的第一極連接，其第二極與所述第一觸發(fā)信號端連接； 所述第二晶體管，其柵極連接所述第一時鐘信號端，其第一極與所述低電平端連接，其第二極與所述第一電容的第一極連接； 所述第三晶體管，其柵極與所述第一電容的第一極連接，其第一極與所述上拉控制節(jié)點、所述第一電容的第二極連接，其第二極與所述第一觸發(fā)信號端連接； 所述第一電容，其第二極與所述上拉控制節(jié)點連接。3.根據(jù)權(quán)利要求1所述的移位寄存器單元，其特征在于，所述下拉控制模塊包括第四晶體管、第五晶體管、第六晶體管和第七晶體管； 所述第四晶體管，其柵極與所述第一時鐘信號端連接，其第一極與所述第五晶體管的柵極和所述第六晶體管的第二極連接，其第二極與所述第一時鐘信號端連接； 所述第五晶體管，其柵極與所述第六晶體管的第二極連接，其第