供給第二節(jié)點(diǎn)ro或者將來(lái)自第四電壓源VGL的電壓提供給第二節(jié)點(diǎn)ro，所述第二節(jié)點(diǎn)ro為控制模塊的輸出節(jié)點(diǎn)，第三電壓源GCH為恒定高電壓源，第四電壓源VGL為恒定低電壓源；
[0037]上述上拉模塊，連接時(shí)鐘信號(hào)端CLK、信號(hào)輸出端OUTPUT和所述第一節(jié)點(diǎn)PU，配置為在第一節(jié)點(diǎn)PU的電壓的控制下將來(lái)自時(shí)鐘信號(hào)端CLK的時(shí)鐘信號(hào)提供給信號(hào)輸出端OUTPUT；
[0038]上述下拉模塊，連接第四電壓源VGL、信號(hào)輸出端OUTPUT和第二節(jié)點(diǎn)PD，配置為在第二節(jié)點(diǎn)ro的電壓的控制下將所述第四電壓源VGL的電壓提供給信號(hào)輸出端OUTPUT;
[0039]上述放噪模塊，連接第四電壓源VGL、第一節(jié)點(diǎn)PU和第二節(jié)點(diǎn)H)。放噪模塊在所述移位寄存器的非工作時(shí)間(移位寄存器完成一幀輸出直至下一幀到來(lái)之間的時(shí)間)內(nèi)維持所述第一節(jié)點(diǎn)PU為低電平。
[0040]下面以上述晶體管均為N型晶體管為例進(jìn)行說(shuō)明。
[0041 ]需要說(shuō)明的是，上述移位寄存器100能夠進(jìn)彳丁雙向掃描。其中，在進(jìn)彳丁正向掃描和反向掃描時(shí)，所述移位寄存器的結(jié)構(gòu)不發(fā)生改變，只是信號(hào)輸入端INPUT和復(fù)位信號(hào)端RESET的功能發(fā)生轉(zhuǎn)變。例如，當(dāng)正向掃描時(shí)，從第一電壓源VDD輸入高電平信號(hào)，從第二電壓源VSS輸入低電平信號(hào)；當(dāng)反向掃描時(shí)，從第一電壓源VDD輸入低電平信號(hào)，從第二電壓源VSS輸入高電平信號(hào)。正向掃描時(shí)的信號(hào)輸入端INPUT用作反向掃描時(shí)的復(fù)位信號(hào)端RESET，而正向掃描時(shí)的復(fù)位信號(hào)端RESET則用作反向掃描時(shí)的信號(hào)輸入端INPUT。
[0042]圖2中所示的是圖1中的移位寄存器在進(jìn)行正向掃描時(shí)各信號(hào)的時(shí)序圖。下面參照?qǐng)D2，說(shuō)明圖1中的移位寄存器的四個(gè)工作階段。
[0043]在第一階段Tl，本級(jí)移位寄存器信號(hào)輸入端INPUT輸入的信號(hào)為上一級(jí)移位寄存器的信號(hào)輸出端OUTPUT的輸出信號(hào)，此時(shí)為高電平信號(hào)，使得第一晶體管Ml導(dǎo)通;從第一電壓源VDD輸入的高電平信號(hào)對(duì)第一電容Cl充電，第一節(jié)點(diǎn)PU的電平被拉高，使得第五晶體管M5和第六晶體管M6導(dǎo)通;通過(guò)設(shè)計(jì)第五晶體管M5和第六晶體管M6的比例，使得第二節(jié)點(diǎn)PD的電平為低電平，進(jìn)而第八晶體管M8和第九晶體管M9截止，從而保證信號(hào)輸出端OUTPUT穩(wěn)定地輸出低電平。
[0044]在第二階段T2，本級(jí)移位寄存器信號(hào)輸入端INPUT輸入的信號(hào)為低電平信號(hào)，第一晶體管Ml截止，第一節(jié)點(diǎn)PU繼續(xù)保持高電平，第七晶體管M7保持導(dǎo)通狀態(tài)。此時(shí)時(shí)鐘信號(hào)端CLK的時(shí)鐘信號(hào)變?yōu)楦唠娖叫盘?hào)，由于第一電容Cl的自舉效應(yīng)，第一節(jié)點(diǎn)PU點(diǎn)電平升高，信號(hào)輸出端OUTPUT輸出高電平；由于第五晶體管M5和第六晶體管M6仍然導(dǎo)通，第二節(jié)點(diǎn)PD點(diǎn)仍保持低電平，第八晶體管M8和第九晶體管M9保持截止，保證信號(hào)輸出端OUTPUT穩(wěn)定地輸出高電平。
[0045]在第三階段T3，下一級(jí)移位寄存器的信號(hào)輸出端OUTPUT輸出高電平信號(hào)給本級(jí)移位寄存器的復(fù)位信號(hào)端RESET。第二晶體管M2導(dǎo)通，第一節(jié)點(diǎn)PU的電平被拉低，第五至第七晶體管M5-M7截止;第三電壓源GCH始終為高電平，第二節(jié)點(diǎn)H)的電平被拉高，第八晶體管M8和第九晶體管M9導(dǎo)通，第二節(jié)點(diǎn)PU和信號(hào)輸出端OUTPUT穩(wěn)定地輸出低電平，完成對(duì)一行柵線的驅(qū)動(dòng)。
[0046]在第四階段T4，復(fù)位信號(hào)端RESET變?yōu)榈碗娖剑诙w管M2截止，在下一幀到來(lái)之前，第一節(jié)點(diǎn)HJ—直處于低電平，第二節(jié)點(diǎn)H)—直處于高電平，第八晶體管M8和第九晶體管M9—直處于導(dǎo)通狀態(tài)，可以持續(xù)地對(duì)第二節(jié)點(diǎn)PU和信號(hào)輸出端OUTPUT進(jìn)行放噪，使得由時(shí)鐘信號(hào)端CLK產(chǎn)生的耦合噪聲電壓得以消除，從而保證信號(hào)輸出端OUTPUT穩(wěn)定地輸出低電平。
[0047]上述傳統(tǒng)的移位寄存器只能驅(qū)動(dòng)一行柵線，需要9個(gè)晶體管和I個(gè)電容。由這種移位寄存器組成的柵極驅(qū)動(dòng)電路的每一級(jí)只能驅(qū)動(dòng)一行柵線，若要實(shí)現(xiàn)對(duì)兩行柵線的驅(qū)動(dòng)，需要多達(dá)18個(gè)晶體管和2個(gè)電容，不利于實(shí)現(xiàn)窄邊框的設(shè)計(jì)。
[0048]針對(duì)上述問(wèn)題本申請(qǐng)?zhí)岢鲆环N新的移位寄存器，可以實(shí)現(xiàn)一個(gè)移位寄存器驅(qū)動(dòng)兩行柵線。
[0049]圖3示出了根據(jù)本公開(kāi)實(shí)施例的移位寄存器的框圖。如圖3所示，該移位寄存器300包含兩個(gè)信號(hào)輸出端017^1]11和017^1712。該移位寄存器300還包括:
[0050]預(yù)充電模塊301，連接第一電壓源VDD和信號(hào)輸入端INPUT，配置為在來(lái)自信號(hào)輸入端INPUT的輸入信號(hào)的控制下將第一電壓源VDD的電壓提供至第一節(jié)點(diǎn)PU，所述第一節(jié)點(diǎn)PU為預(yù)充電模塊301的輸出節(jié)點(diǎn)；
[0051 ]復(fù)位模塊302，連接第二電壓源VSS、復(fù)位信號(hào)端RESET和所述第一節(jié)點(diǎn)PU，配置為在來(lái)自復(fù)位信號(hào)端RESET的輸入信號(hào)的控制下將第二電壓源VSS的電壓提供至所述第一節(jié)點(diǎn)HJ;
[0052]控制模塊303，連接第三電壓源GCH、第四電壓源VGL和所述第一節(jié)點(diǎn)PU，配置為在第一節(jié)點(diǎn)PU的電壓的控制下將來(lái)自第三電壓源GCH的電壓提供給第二節(jié)點(diǎn)ro或者將來(lái)自第四電壓源VGL的電壓提供給第二節(jié)點(diǎn)ro，所述第二節(jié)點(diǎn)PD為控制模塊303的輸出節(jié)點(diǎn)，第三電壓源GCH為恒定高電壓源，第四電壓源VGL為恒定低電壓源；
[0053]第一上拉模塊304，連接第一時(shí)鐘信號(hào)端CLK1、第一信號(hào)輸出端0UTPUT1和所述第一節(jié)點(diǎn)PU，配置為在第一節(jié)點(diǎn)PU的電壓的控制下將來(lái)自第一時(shí)鐘信號(hào)端CLKl的時(shí)鐘信號(hào)提供給第一信號(hào)輸出端0UTPUT1;
[0054]第二上拉模塊305，連接第一時(shí)鐘信號(hào)端CLKl、第二時(shí)鐘信號(hào)端CLK2、第一節(jié)點(diǎn)PU和第二信號(hào)輸出端0UTPUT2，配置為在第一時(shí)鐘信號(hào)端CLKl的時(shí)鐘信號(hào)和第一節(jié)點(diǎn)PU的電壓的控制下將來(lái)自第二時(shí)鐘信號(hào)端CLK2的時(shí)鐘信號(hào)提供給第二信號(hào)輸出端0UTPUT2;
[0055]第一下拉模塊306，連接第四電壓源VGL、第一信號(hào)輸出端0UTPUT1和第二信號(hào)輸出端0UTPUT2，配置為在第二信號(hào)輸出端0UTPUT2的輸出信號(hào)的控制下將所述第四電壓源VGL的電壓提供給第一信號(hào)輸出端0UTPUT1;
[0056]第二下拉模塊307，連接第四電壓源VGL、第二信號(hào)輸出端0UTPUT2和第二節(jié)點(diǎn)PD，配置為在第二節(jié)點(diǎn)PD的電壓的控制下將所述第四電壓源VGL的電壓提供給第二信號(hào)輸出端0UTPUT2。第二下拉模塊307還在所述移位寄存器300的非工作時(shí)間(移位寄存器完成一幀輸出直至下一幀到來(lái)之間的時(shí)間)內(nèi)維持所述第二信號(hào)輸出端0UTPUT2為低電平。
[0057]可選地，如圖3所示，該移位寄存器300還包括:
[0058]放噪模塊308，連接第四電壓源VGL、第一信號(hào)輸出端OUTPUT 1、第一節(jié)點(diǎn)PU和第二節(jié)點(diǎn)H)。放噪模塊308在所述移位寄存器300的非工作時(shí)間內(nèi)維持所述第一節(jié)點(diǎn)PU和第一信號(hào)輸出端0UTPUT1為低電平。
[0059]由圖3可看出，該移位寄存器300具有兩個(gè)信號(hào)輸出端，因此可以驅(qū)動(dòng)兩行柵線，同時(shí)保證各輸出之間沒(méi)有干擾。
[0060]圖4示出了根據(jù)本公開(kāi)實(shí)施例的圖3的移位寄存器300的一種電路結(jié)構(gòu)圖。
[0061]如圖4所示，預(yù)充電模塊301包括第一晶體管Ml，其漏極連接至第一電壓源VDD，柵極連接至信號(hào)輸入端INPUT，源極連接至第一節(jié)點(diǎn)PU。
[0062]復(fù)位模塊302包括第二晶體管M2，其漏極連接至第一節(jié)點(diǎn)PU，柵極連接至復(fù)位信號(hào)端RESET，源極連接至第二電壓源VSS。
[0063]控制模塊303包括:第三晶體管M3，其漏極和柵極連接至第三電壓源GCH;第四晶體管M4，其漏極連接至第三電壓源GCH，柵極連接至第三晶體管M3的源極，源極連接至第二節(jié)點(diǎn)PD;第五晶體管M5，其漏極連接至第三晶體管M3的源極，柵極連接至第一節(jié)點(diǎn)PU，源極連接至第四電壓源VGL;第六晶體管M6，其漏極連接至第二節(jié)點(diǎn)H)，柵極連接至第一節(jié)點(diǎn)PU，源極連接至第四電壓源VGL。
[0064]第一上拉模塊304包括:第七晶體管M7，其漏極連接至第一時(shí)鐘信號(hào)端CLKl，柵極連接至第一節(jié)點(diǎn)PU，源極連接至第一信號(hào)輸出端0UTPUT1;第一電容Cl，連接在第一節(jié)點(diǎn)PU和第一信號(hào)輸出端之間0UTPUT1。
[0065]第二上拉模塊305包括:第八晶體管M8，其柵極連接至第一時(shí)鐘信號(hào)端CLKl，源極連接至第一節(jié)點(diǎn)HJ;第二電容C2，連接在第八晶體管M8的漏極和第二