位寄存器為上述第一種移位寄存器、且包括所述復位信號線時，兩個移位寄存單元組中的第一級移位寄存單元的輸入階段為同一階段，所述驅動方法還包括:
[0039]在兩個移位寄存單元組的第一級移位寄存單元的輸入階段之前，向所述復位信號線提供有效信號；
[0040]當所述移位寄存器為上述第二種移位寄存器、且包括所述復位信號線時，所述第二個移位寄存單元組的第一級移位寄存單元的輸入階段與所述第一個移位寄存單元組中的第一級移位寄存單元的輸出階段為同一階段，所述驅動方法還包括:
[0041]在第一個移位寄存單元組的第一級移位寄存單元的輸入階段之前，向所述復位信號線提供有效信號。
[0042]相應地，本發(fā)明還提供一種柵極驅動電路，包括本發(fā)明提供的上述移位寄存器。
[0043]相應地，本發(fā)明還提供一種顯示裝置，包括本發(fā)明提供的上述柵極驅動電路。
[0044]在本發(fā)明中，在輸出階段，移位寄存單元的輸出端輸出有效信號，從而使得第一下拉控制模塊的第一端和第二端導通，即，下拉節(jié)點與第一電平信號端導通，從而防止下拉模塊的第一端和第二端導通而影響輸出端的正常輸出，保證了移位寄存單元在輸出階段的穩(wěn)定輸出。
【附圖說明】
[0045]附圖是用來提供對本發(fā)明的進一步理解，并且構成說明書的一部分，與下面的【具體實施方式】一起用于解釋本發(fā)明，但并不構成對本發(fā)明的限制。在附圖中:
[0046]圖1的本發(fā)明的實施例中提供的移位寄存單元的模塊結構示意圖；
[0047]圖2是本發(fā)明的實施例中提供的移位寄存單元的第一種具體結構示意圖；
[0048]圖3是本發(fā)明的實施例中提供的移位寄存單元的第二種具體結構示意圖；
[0049]圖4是本發(fā)明的實施例中移位寄存單元工作時各信號端的信號時序圖；
[0050]圖5是本發(fā)明的實施例中提供的第一種移位寄存器的結構示意圖；
[0051]圖6是圖5的移位寄存器工作時各信號端的信號時序圖；
[0052]圖7是本發(fā)明的實施例中提供的移位寄存器的結構示意；
[0053]圖8是圖7的移位寄存器工作時各信號端的信號時序圖。
[0054]其中，部分附圖標記為:10、下拉模塊;20、第一下拉控制模塊;30、上拉模塊;40、第二下拉控制模塊;50、第三下拉控制模塊;60、復位模塊;70、輸入模塊;Tl、復位晶體管;T2、輸入晶體管;T3、第二下拉控制晶體管;T4、上拉晶體管;T5、第一下拉晶體管;T6、第三下拉控制晶體管;T7、第二下拉晶體管;T8、第一下拉控制晶體管;T9、正向掃描晶體管;TlO、反向掃描晶體管;Cl、第一電容;C2、第二電容；IN、輸入端;OUT、輸出端;CK、第一時鐘信號端；CKB、第二時鐘信號端;CKl、第一時鐘信號線;CK2、第二時鐘信號線;CK3、第三時鐘信號線；CK4、第四時鐘信號線;RESET:復位端;RESET，:復位信號線；STV、起始信號線；STVl、第一起始信號線;STV2、第二起始信號線。
【具體實施方式】
[0055]以下結合附圖對本發(fā)明的【具體實施方式】進行詳細說明。應當理解的是，此處所描述的【具體實施方式】僅用于說明和解釋本發(fā)明，并不用于限制本發(fā)明。
[0056]作為本發(fā)明的第一個方面，提供一種移位寄存單元，如圖1所示，包括下拉節(jié)點PD和下拉模塊10，下拉模塊10的控制端與下拉節(jié)點PD相連，下拉模塊10的第一端與移位寄存單元的輸出端OUT相連，下拉模塊10的第二端與第一電平信號端Vl相連，當下拉模塊10的控制端接收到有效信號時，下拉模塊10的第一端和第二端能夠導通。所述移位寄存單元還包括第一下拉控制模塊20，第一下拉控制模塊20的控制端與所述移位寄存單元的輸出端OUT相連，第一下拉控制模塊20的第一端與下拉節(jié)點PD相連，第一下拉控制模塊20的第二端與第一電平信號端Vl相連，當?shù)谝幌吕刂颇K20的控制端接收到有效信號時，第一下拉控制模塊20的第一端與第二端能夠導通。
[0057]本發(fā)明中的移位寄存單元用于向陣列基板的柵線提供掃描信號，所述有效信號是指能夠使得像素單元中與柵線相連的薄膜晶體管開啟的信號，當陣列基板的像素單元中的薄膜晶體管為N型薄膜晶體管時，所述有效信號為高電平信號；當陣列基板的像素單元中的薄膜晶體管為P型薄膜晶體管時，所述有效信號為低電平信號。通常陣列基板的像素單元中的薄膜晶體管為N型晶體管，因此，在本發(fā)明的具體實施例中，均以有效信號為高電平信號進行說明，移位寄存單元中的各個晶體管也均為N型晶體管。
[0058]移位寄存單元的輸出端OUT的電位受下拉節(jié)點PD的影響較大，當下拉節(jié)點PD接收到有效信號時，下拉模塊10將輸出端OUT與第一電平信號端Vl導通，從而使得移位寄存單元的輸出端OUT輸出低電平信號。在本發(fā)明中，在輸出階段，移位寄存單元的輸出端OUT輸出有效信號，從而使得第一下拉控制模塊20的第一端和第二端導通，S卩，下拉節(jié)點ro與第一電平信號端Vl導通，從而防止下拉模塊10的第一端和第二端導通而影響輸出端OUT的正常輸出，保證了移位寄存單元在輸出階段的穩(wěn)定輸出。
[0059]具體地，如圖2和圖3所示，第一下拉控制模塊20包括第一下拉控制晶體管T8，第一下拉控制晶體管Τ8的柵極形成為第一下拉控制模塊20的控制端，第一下拉控制晶體管Τ8的第一極形成為第一下拉控制模塊20的第一端，第一下拉控制晶體管Τ8的第二極形成為第一下拉控制模塊20的第二端。即，第一下拉控制晶體管Τ8的柵極與移位寄存單元的輸出端OUT相連，第一下拉控制晶體管Τ8的第一極與下拉節(jié)點PD相連，第一下拉控制晶體管Τ8的第二極與第一電平信號端Vl相連。
[0000]進一步地，如圖1所示，所述移位寄存單元還包括上拉節(jié)點PU、上拉模塊30和第一電容Cl。上拉模塊30的控制端與上拉節(jié)點PU相連，上拉模塊30的第一端與第一時鐘信號端CK相連，上拉模塊30的第二端與所述移位寄存單元的輸出端OUT相連，當上拉模塊30的控制端接收到有效信號時，上拉模塊30的第二端和第三端能夠導通。因此，在輸入階段，上拉節(jié)點PU接收到有效信號而達到有效電位時，第一時鐘信號端CK輸入無效信號，輸出端OUT輸出無效信號；在上拉階段，上拉節(jié)點PU的電位仍為有效電位，第一時鐘信號端CK輸入有效信號，從而使得所述移位寄存單元的輸出端OUT在輸出階段輸出有效信號。
[0061 ]進一步地，如圖1至圖3所示，下拉模塊1的第三端與上拉節(jié)點PU相連，當下拉模塊10的控制端接收到有效信號時，下拉模塊10的第二端和第三端能夠導通。
[0062]具體地，如圖2和圖3所示，下拉模塊10包括第一下拉晶體管Τ5和第二下拉晶體管Τ7。第一下拉晶體管Τ5柵極和第二下拉晶體管Τ7的柵極相連并形成下拉模塊10的控制端，即，第一下拉晶體管Τ5的柵極和第二下拉晶體管Τ7的柵極均與下拉節(jié)點PD相連;第一下拉晶體管Τ5的第一極形成為下拉模塊10的第一端，S卩，第一下拉晶體管Τ5的第一極與輸出端OUT相連;第二下拉晶體管Τ7的第一極形成為下拉模塊10的第三端，S卩，第二下拉晶體管Τ7的第一極與上拉節(jié)點HJ相連;第一下拉晶體管Τ5的第二極和第二下拉晶體管Τ7的第二極相連并形成為下拉模塊10的第二端，S卩，第一下拉晶體管Τ5的第二極和第二下拉晶體管Τ7的第二極均與第一電平信號端Vl相連。
[0063]具體地，如圖2和圖3所示，上拉模塊30包括上拉晶體管Τ4，上拉晶體管Τ4的柵極形成為上拉模塊30的控制端，S卩，上拉晶體管Τ4的柵極與上拉節(jié)點PU相連;上拉晶體管Τ4的第一極形成為上拉模塊30的第一端，即，上拉晶體管Τ4的第一極與第一時鐘信號端CK相連;上拉晶體管Τ4的第二極形成為上拉模塊30的第二端，S卩，上拉晶體管Τ4的第二極與輸出端OUT相連。在輸出階段(如圖4中的t2階段)，上拉節(jié)點PU的電位為有效電位，控制上拉晶體管Τ4的第一極和第二極導通，從而使得第一時鐘信號端CK的有效信號輸出至輸出端OUT。
[0064]進一步地，如圖1所示，所述移位寄存單元還包括第二下拉控制模塊40，第二下拉控制模塊40的控制端與所述移位寄存單元的輸入端IN相連，第二下拉控制模塊40的第一端與下拉節(jié)點ro相連，第二下拉控制模塊40的第二端與第一電平信號端VI相連，當?shù)诙吕刂颇K40的控制端接收到有效信號時，第二下拉控制模塊40的第一端與第二端能夠導通。由于在輸出階段(如圖4中的t2階段)，上拉節(jié)點PU的電位需達到有效電位，才能夠將上拉晶體管T4導通，從而將第一時鐘信號端CK的有效信號輸出至輸出端0UT，因此，在輸入階段(如圖4中的tl階段)，第二下拉控制模塊40將下拉節(jié)點H)與第一電平信號端Vl導通，以將第二下拉晶體管T7的第一極和第二極斷開，從而為輸出階段(如圖4中的t2階段)上拉節(jié)點HJ和輸出端OUT的到達有效電位做準備。
[0065]具體地，如圖2和圖3所示，第二下拉控制模塊40包括第二下拉控制晶體管T3，第二下拉控制晶體管T3的柵極形成為第二下拉控制模塊40的控制端，S卩，第二下拉控制晶體管T3的柵極與移位寄存單元的輸入端IN相連;第二下拉控制晶體管T3的第一極形成為第二下拉控制模塊40的第一端，S卩，第二下拉控制晶體管T3的第一極與下拉節(jié)點H)相連;第二下拉控制晶體管T3的第二極形成為第二下拉控制模塊40的第二端，S卩，第二下拉控制晶體管T3的第二極與第一電平信號端Vl相連。
[0066]進一步地，如圖1所示，所述移位寄存單元還包括第三下拉控制模塊50，第三下拉控制模塊50的控制端與第二時鐘信號端CKB相連，第三下拉控制模塊50的第一端與下拉節(jié)點PD相連，第三下拉控制模塊50的第二端與第二電平信號端V2相連，當?shù)谌吕刂颇K50的控制端接收到有效信號時，第三下拉控制模塊50的第一端與第二端能夠導通。在下拉階段(如圖4中的t3階段)，第二時鐘信號端CKB輸入有效信號，從而使第二電平信號端V2的有效信號輸入至下拉節(jié)點H)，從而控制下拉模塊10的第一端、第三端均與第二端導通，以將上拉節(jié)點PU和輸出端OUT均與第一電平信號端Vl導通，保證輸出端OUT在下拉階段輸出無效信號，防止出現(xiàn)噪聲。
[0067]具體地，如圖2和圖3所示，第三下拉控制模塊50包括第三下拉控制晶體管T6，第三下拉控制晶體管T6的柵極形成為第三下拉控制模塊50的控制端，第三下拉控制晶體管T6的第一極形成為第三下拉控制模塊50的第一端，第三下拉控制晶體管T6的第二極形成為第三下拉控制模塊50的第二端。
[0068]進一步地，如圖1所示，所述移位寄存單元還包括復位模塊60和第二電容C2，復位模塊60的控制端與復位端RESET相連，復位模塊60的第一端與第二電平信號端V2相連，復位模塊60的第二端與下拉節(jié)點PD相連，當復位模塊60的