奇數(shù)組復(fù)位單元輸出階段和偶數(shù)組復(fù)位單元的上拉節(jié)點(diǎn)充電階段，在S2階段，第一奇數(shù)時(shí)鐘信號(hào)線CLK1輸出高電平信號(hào)，第一偶數(shù)時(shí)鐘信號(hào)線CLK2、第二奇數(shù)時(shí)鐘信號(hào)線CLK3和第二偶數(shù)時(shí)鐘信號(hào)線啊CLK4輸出低電平信號(hào)，用作復(fù)位單元的移位寄存單元100_N+1的輸出端Reset outputl開始輸出高電平，因此，第N_1級(jí)移位寄存單元被正常復(fù)位，同時(shí)，用作復(fù)位單元的移位寄存單元100_N+1輸出的高電平信號(hào)也是用作復(fù)位單元的移位寄存單元100_N+2的輸入信號(hào)，因此移位寄存單元100_N+2的上拉節(jié)點(diǎn)100_N+2PU開始充電；
[0101]S3階段為偶數(shù)組復(fù)位單元輸出階段、奇數(shù)組復(fù)位單元輸出端下拉階段以及奇數(shù)組復(fù)位單元上拉節(jié)點(diǎn)下拉階段，在S3階段第一偶數(shù)時(shí)鐘信號(hào)線CLK2輸出高電平信號(hào)，第一奇數(shù)時(shí)鐘信號(hào)線CLK1、第二奇數(shù)時(shí)鐘信號(hào)線CLK3和第二偶數(shù)時(shí)鐘信號(hào)線CLK4同時(shí)輸出低電平信號(hào)，用作復(fù)位單元的移位寄存單元100_N+2的輸出端Reset output2開始輸出高電平，因此，第N級(jí)移位寄存單元100_N的輸出端被正常復(fù)位，由于第一偶數(shù)時(shí)鐘信號(hào)線CLK2連接了用作復(fù)位單元的移位寄存單元100_N+1的復(fù)位端，第二薄膜晶體管M2和第十薄膜晶體管M10導(dǎo)通因此，用作復(fù)位單元的移位寄存單元100_N+1的上拉節(jié)點(diǎn)100_N+1PU和輸出端同時(shí)被下拉至低電平VGL，使得用作復(fù)位單元的移位寄存單元100_N+1被正常復(fù)位；
[0102]S4階段為偶數(shù)組復(fù)位單元的上拉節(jié)點(diǎn)放電階段和偶數(shù)組復(fù)位單元的輸出端放電階段，在S4階段第二奇數(shù)時(shí)鐘信號(hào)線CLK3輸出高電平信號(hào)，第一奇數(shù)時(shí)鐘信號(hào)線CLK1、第一偶數(shù)時(shí)鐘信號(hào)線CLK2和第二偶數(shù)時(shí)鐘信號(hào)線CLK4輸出低電平信號(hào)，由于第二奇數(shù)時(shí)鐘信號(hào)線CLK3連接了用作復(fù)位單元的移位寄存單元100_N+2的復(fù)位端，因此，第二薄膜晶體管M2和第十薄膜晶體管M10導(dǎo)通，因此用作復(fù)位單元的移位寄存單元100_N+2的上拉節(jié)點(diǎn)100_N+2PU和輸出端同時(shí)被下拉至低電平VGL，使得用作復(fù)位單元的移位寄存單元100_N+2被正常復(fù)位。至此，各移位寄存單元均被正常復(fù)位，一幀結(jié)束。
[0103]優(yōu)選地，復(fù)位階段時(shí)鐘信號(hào)的脈沖寬度為顯示階段脈沖信號(hào)寬度的一半。而由于復(fù)位單元不需要考慮對(duì)像素進(jìn)行充電，只需要考慮對(duì)前一個(gè)移位寄存單元的上拉節(jié)點(diǎn)進(jìn)行復(fù)位即可，因此設(shè)置輸出寬度減半完全可行。
[0104]可以理解的是，以上實(shí)施方式僅僅是為了說明本實(shí)用新型的原理而采用的示例性實(shí)施方式，然而本實(shí)用新型并不局限于此。對(duì)于本領(lǐng)域內(nèi)的普通技術(shù)人員而言，在不脫離本實(shí)用新型的精神和實(shí)質(zhì)的情況下，可以做出各種變型和改進(jìn)，這些變型和改進(jìn)也視為本實(shí)用新型的保護(hù)范圍。
【主權(quán)項(xiàng)】
1.一種柵極驅(qū)動(dòng)電路，柵極驅(qū)動(dòng)電路包括至少一組時(shí)鐘信號(hào)線和級(jí)聯(lián)的多級(jí)移位寄存單元，每組時(shí)鐘信號(hào)線包括兩條所述時(shí)鐘信號(hào)線，多級(jí)所述移位寄存單元被劃分為至少一組，并且每組所述時(shí)鐘信號(hào)線對(duì)應(yīng)一組所述移位寄存單元，其特征在于，每組時(shí)鐘信號(hào)線中的一條時(shí)鐘信號(hào)線與該組時(shí)鐘信號(hào)線對(duì)應(yīng)的一組移位寄存單元中的最后一級(jí)移位寄存單元的復(fù)位信號(hào)輸入端相連，以在復(fù)位階段開始時(shí)向一組移位寄存單元中的最后一級(jí)移位寄存單元的復(fù)位信號(hào)輸入端提供復(fù)位信號(hào)。
2.根據(jù)權(quán)利要求1所述的柵極驅(qū)動(dòng)電路，其特征在于，所述柵極驅(qū)動(dòng)電路包括偶數(shù)級(jí)移位寄存單元，所述柵極驅(qū)動(dòng)電路包括奇數(shù)組時(shí)鐘信號(hào)線和偶數(shù)組時(shí)鐘信號(hào)線，奇數(shù)組時(shí)鐘信號(hào)線包括第一奇數(shù)時(shí)鐘信號(hào)線和第二奇數(shù)時(shí)鐘信號(hào)線，偶數(shù)組時(shí)鐘信號(hào)線包括第一偶數(shù)時(shí)鐘信號(hào)線和第二偶數(shù)時(shí)鐘信號(hào)線，多級(jí)所述移位寄存單元被劃分為對(duì)應(yīng)于奇數(shù)行柵線的奇數(shù)組移位寄存單元和對(duì)應(yīng)于偶數(shù)行柵線的偶數(shù)組移位寄存單元，奇數(shù)組移位寄存單元的最后一級(jí)移位寄存單元用作奇數(shù)組復(fù)位單元，偶數(shù)組移位寄存單元的最后一級(jí)移位寄存單元用作偶數(shù)組復(fù)位單元，第一偶數(shù)時(shí)鐘信號(hào)線與所述奇數(shù)組復(fù)位單元的復(fù)位信號(hào)輸入端相連，第二奇數(shù)時(shí)鐘信號(hào)線與所述偶數(shù)組復(fù)位單元的復(fù)位信號(hào)輸入端相連，所述奇數(shù)組復(fù)位單元的輸出端與所述偶數(shù)組復(fù)位單元的輸入端相連，所述奇數(shù)組復(fù)位單元的輸出端與對(duì)應(yīng)于最后一行奇數(shù)行柵線的奇數(shù)組移位寄存單元的復(fù)位端相連，所述偶數(shù)組復(fù)位單元的輸出端與對(duì)應(yīng)于最后一行偶數(shù)行柵線的偶數(shù)組移位寄存單元的復(fù)位端相連。
3.根據(jù)權(quán)利要求1或2所述的柵極驅(qū)動(dòng)電路，其特征在于，所述移位寄存單元包括第一薄膜晶體管、第二薄膜晶體管、第三薄膜晶體管、第四薄膜晶體管、第五薄膜晶體管、第六薄膜晶體管、第七薄膜晶體管、第八薄膜晶體管、第九薄膜晶體管和存儲(chǔ)電容，所述第一薄膜晶體管的柵極和第一極與所述移位寄存單元的信號(hào)輸入端相連，所述第一薄膜晶體管的第二極與所述第二薄膜晶體管的第一極相連，所述第二薄膜晶體管的柵極與所述移位寄存單元的復(fù)位信號(hào)輸入端相連，所述第二薄膜晶體管的第二極與低電平輸入端相連，所述第三薄膜晶體管的第一極與第一時(shí)鐘信號(hào)輸入端相連，所述第三薄膜晶體管的柵極與所述第一薄膜晶體管的第二極相連，所述第三薄膜晶體管的第二極與所述移位寄存單元的輸出端相連，所述第四薄膜晶體管的第一極與第二時(shí)鐘信號(hào)輸入端相連，所述第四薄膜晶體管的第二極與所述第五薄膜晶體管的第一極相連，所述第四薄膜晶體管的柵極與所述第七薄膜晶體管的第二極相連，所述第五薄膜晶體管的柵極與所述第三薄膜晶體管的柵極相連，所述第五薄膜晶體管的第二極與所述低電平輸入端相連，所述第六薄膜晶體管的柵極與所述第五薄膜晶體管的柵極相連，所述第六薄膜晶體管的第一極與所述第四薄膜晶體管的柵極相連，所述第六薄膜晶體管的第二極與所述低電平輸入端相連，所述第七薄膜晶體管的柵極與所述第二時(shí)鐘信號(hào)輸入端相連，所述第七薄膜晶體管的第一極與該第七薄膜晶體管的柵極相連，所述第八薄膜晶體管的柵極與所述第九薄膜晶體管的柵極相連，且與所述第五薄膜晶體管的第一極相連，所述第八薄膜晶體管的第一極與所述第二薄膜晶體管的第一極相連，所述第八薄膜晶體管的第二極與所述低電平輸入端相連，所述第九薄膜晶體管的第一極與所述移位寄存單元的信號(hào)輸出端相連，所述第九薄膜晶體管的第二極與所述低電平輸入端相連，所述存儲(chǔ)電容的第一端與所述第三薄膜晶體管的柵極相連，所述存儲(chǔ)電容的第二端與所述移位寄存單元的信號(hào)輸出端相連。
4.根據(jù)權(quán)利要求3所述的柵極驅(qū)動(dòng)電路，其特征在于，所述移位寄存單元包括還包括第十薄膜晶體管，所述第十薄膜晶體管的第一極與所述第九薄膜晶體管的第一極相連，所述第十薄膜晶體管的第二極與所述第九薄膜晶體管的第二極相連，所述第十薄膜晶體管的柵極與所述復(fù)位信號(hào)輸入端相連。
5.一種陣列基板，所述陣列基板包括柵極驅(qū)動(dòng)電路，其特征在于，所述柵極驅(qū)動(dòng)電路為權(quán)利要求1至4中任意一項(xiàng)所述的柵極驅(qū)動(dòng)電路。
6.一種顯示裝置，所述顯示裝置包括陣列基板，其特征在于，所述陣列基板為權(quán)利要求5所述的陣列基板。
【專利摘要】本實(shí)用新型提供一種柵極驅(qū)動(dòng)電路，包括至少一組時(shí)鐘信號(hào)線和級(jí)聯(lián)的多級(jí)移位寄存單元，每組時(shí)鐘信號(hào)線包括兩條時(shí)鐘信號(hào)線，多級(jí)所述移位寄存單元被劃分為至少一組，并且每組時(shí)鐘信號(hào)線對(duì)應(yīng)一組所述移位寄存單元，每組時(shí)鐘信號(hào)線中的一條時(shí)鐘信號(hào)線與該組時(shí)鐘信號(hào)線對(duì)應(yīng)的一組移位寄存單元中的最后一級(jí)移位寄存單元的復(fù)位信號(hào)輸入端相連。本實(shí)用新型還提供一種陣列基板和一種顯示裝置。在本實(shí)用新型中，通過時(shí)鐘信號(hào)線輸入的時(shí)鐘信號(hào)為用作復(fù)位單元的移位寄存單元提供復(fù)位信號(hào)，因此，無需在柵極驅(qū)動(dòng)電路中增加額外的復(fù)位單元或額外的薄膜晶體管，從而簡化了柵極驅(qū)動(dòng)電路的總體結(jié)構(gòu)，有利于實(shí)現(xiàn)顯示裝置的窄邊框設(shè)計(jì)。
【IPC分類】G09G3-20
【公開號(hào)】CN204406960
【申請(qǐng)?zhí)枴緾N201520103312
【發(fā)明人】張?jiān)? 韓承佑, 鄭皓亮
【申請(qǐng)人】京東方科技集團(tuán)股份有限公司
【公開日】2015年6月17日
【申請(qǐng)日】2015年2月12日