一種集成電路測(cè)試系統(tǒng)數(shù)字通道信號(hào)對(duì)齊方法及裝置的制造方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及集成電路測(cè)試領(lǐng)域，具體涉及一種集成電路測(cè)試系統(tǒng)數(shù)字通道信號(hào)對(duì)齊方法及裝置。
【背景技術(shù)】
[0002]伴隨著集成電路設(shè)計(jì)和制造業(yè)的發(fā)展，集成電路測(cè)試系統(tǒng)得以更廣泛的應(yīng)用。在集成電路研制、生產(chǎn)和應(yīng)用等各個(gè)環(huán)節(jié)都要用集成電路測(cè)試系統(tǒng)對(duì)其進(jìn)行反復(fù)多次的電參數(shù)測(cè)試，從而保證集成電路的產(chǎn)品質(zhì)量和可靠性。而集成電路電參數(shù)測(cè)試中的傳輸延時(shí)、建立時(shí)間、保持時(shí)間等交流參數(shù)的測(cè)量，要求集成電路測(cè)試系統(tǒng)具備良好的定時(shí)精度，即系統(tǒng)各數(shù)字通道輸出信號(hào)在時(shí)間上對(duì)齊，否則會(huì)導(dǎo)致以上交流參數(shù)測(cè)量不準(zhǔn)確。要保證測(cè)試系統(tǒng)數(shù)字通道輸出信號(hào)在時(shí)間上對(duì)齊，首先需要檢測(cè)出系統(tǒng)中各數(shù)字間通道輸出信號(hào)的初始時(shí)間偏差，傳統(tǒng)方法可以通過(guò)示波器直接觀察，用這種方法觀察上百個(gè)輸出信號(hào)間的初始時(shí)間偏差，工作量大且易受人為因素的影響。還有一種辦法是用繼電器矩陣將多個(gè)數(shù)字通道逐個(gè)切換到測(cè)量單元進(jìn)行檢測(cè)，這在很大程度上降低了工作量且避免了人為干預(yù)，但這種方法需要龐大的繼電器矩陣，成本較高且需占用較大空間，更嚴(yán)重的是測(cè)量單元同時(shí)與多個(gè)繼電器相連接，即使同一時(shí)刻只有一個(gè)繼電器閉合將某一路數(shù)字通道輸出信號(hào)送入測(cè)量單元，其他連接在測(cè)量單元上的繼電器也會(huì)導(dǎo)致比較大的分布參數(shù)影響測(cè)量精度，同時(shí)，使用繼電器還會(huì)導(dǎo)致信號(hào)傳輸路徑阻抗不連續(xù)影響信號(hào)完整性，也會(huì)影響時(shí)間測(cè)量精度。

【發(fā)明內(nèi)容】

[0003]本發(fā)明目的在于提供一種集成電路測(cè)試系統(tǒng)數(shù)字通道信號(hào)對(duì)齊方法及裝置，可降低所述人為工作量及人為因素引入的干擾，同時(shí)，可避免所述信號(hào)傳輸過(guò)程中的反射以及傳輸路徑的差異性導(dǎo)致的測(cè)量誤差，從而提高測(cè)量精度。
[0004]為了實(shí)現(xiàn)上述目的，本發(fā)明的方案是:
一種集成電路測(cè)試系統(tǒng)數(shù)字通道信號(hào)對(duì)齊方法，是通過(guò)一個(gè)彈簧針探板和時(shí)間偏差補(bǔ)償器實(shí)現(xiàn)的，多個(gè)集成電路的待測(cè)數(shù)字通道輸出被引到探板上，待測(cè)數(shù)字通道輸入一個(gè)時(shí)鐘；所述對(duì)齊方法包括確定待測(cè)數(shù)字通道輸出信號(hào)時(shí)間偏差步驟和時(shí)間偏差補(bǔ)償輸出步驟；
所述確定待測(cè)數(shù)字通道輸出信號(hào)時(shí)間偏差步驟是:
第一步:選擇任意一個(gè)待測(cè)數(shù)字通道為基準(zhǔn)通道，將基準(zhǔn)通道的輸出用一個(gè)同軸電纜引到一個(gè)時(shí)間差測(cè)量裝置的輸入端A，使用一個(gè)可移動(dòng)探針通過(guò)另一個(gè)同軸電纜連接在時(shí)間差測(cè)量裝置的另一輸入端B;
第二步:使用一個(gè)三軸驅(qū)動(dòng)裝置將可移動(dòng)探針逐一移動(dòng)到探板上其它待測(cè)數(shù)字通道輸出點(diǎn)，記錄每一個(gè)待測(cè)數(shù)字通道輸出與基準(zhǔn)通道輸出時(shí)間偏移量，記錄待測(cè)數(shù)字通道編號(hào)和所對(duì)應(yīng)的輸出時(shí)間偏移量；
所述時(shí)間偏差補(bǔ)償輸出步驟是: 第一步:將時(shí)間偏移量低于基準(zhǔn)時(shí)間的最大偏移量點(diǎn)對(duì)應(yīng)的數(shù)字通道作為時(shí)間對(duì)齊點(diǎn)，計(jì)算出其它數(shù)字通道相對(duì)于該時(shí)間對(duì)齊點(diǎn)的時(shí)間偏移量，再根據(jù)時(shí)間偏差補(bǔ)償器的最小延時(shí)單元的延時(shí)時(shí)間計(jì)算出其它數(shù)字通道需要經(jīng)過(guò)多少個(gè)最小延時(shí)單元才能與時(shí)間對(duì)齊點(diǎn)對(duì)齊，并將計(jì)算所得延遲單元數(shù)量存入一個(gè)存儲(chǔ)器；
第二步:將每一個(gè)待測(cè)數(shù)字通道輸出連接到時(shí)間偏差補(bǔ)償器電路的輸入，將時(shí)間偏差補(bǔ)償器電路的輸出作為待測(cè)數(shù)字通道的最終被測(cè)輸出；
第三步:時(shí)間偏差補(bǔ)償器針對(duì)待測(cè)數(shù)字通道首先讀取存儲(chǔ)器中相對(duì)應(yīng)的延時(shí)單元數(shù)量N，待測(cè)數(shù)字通道經(jīng)N個(gè)最小延時(shí)單元后輸出，實(shí)現(xiàn)消除該數(shù)字通道輸出信號(hào)與時(shí)間對(duì)齊點(diǎn)的時(shí)間偏移量，依次類推最終實(shí)現(xiàn)各數(shù)字通道時(shí)間對(duì)齊。
[0005]方案進(jìn)一步是:所述時(shí)間偏差補(bǔ)償器使用的是FPGA電路，所述FPGA電路含有實(shí)現(xiàn)延時(shí)所需的電路。
[0006]方案進(jìn)一步是:兩個(gè)所述同軸電纜是阻抗為50歐姆、相同型號(hào)和相同長(zhǎng)度的同軸電纜。
[0007]方案進(jìn)一步是:所述時(shí)間差測(cè)量裝置由一個(gè)相位檢測(cè)芯片和與之連接的電壓測(cè)量模塊組成，所述記錄待測(cè)數(shù)字通道輸出與基準(zhǔn)通道輸出時(shí)間偏移量的方法是:相位檢測(cè)芯片將各數(shù)字通道與基準(zhǔn)通道輸出比較輸出的相位偏差轉(zhuǎn)換為直流電壓，再由電壓測(cè)量模塊完成對(duì)直流電壓的測(cè)量，并轉(zhuǎn)換為對(duì)應(yīng)的時(shí)間偏移量。
[0008]方案進(jìn)一步是:所述最小延時(shí)單元的延時(shí)時(shí)間是FPGA內(nèi)部10DELAY模塊的時(shí)鐘周期的六十四分之一。
[0009]—種集成電路測(cè)試系統(tǒng)數(shù)字通道信號(hào)對(duì)齊測(cè)試裝置，包括一個(gè)彈簧針探板，在探板上分布設(shè)置有待測(cè)數(shù)字通道輸出測(cè)試點(diǎn)，一個(gè)三軸坐標(biāo)傳動(dòng)裝置帶動(dòng)一個(gè)探針在所述探板上移動(dòng)接觸所述測(cè)試點(diǎn)，其中，所述裝置還包括時(shí)間差測(cè)量器和時(shí)間偏差補(bǔ)償器，所述時(shí)間差測(cè)量器有兩個(gè)輸入端，分別為一個(gè)基準(zhǔn)通道輸入端和一個(gè)比較通道輸入端，基準(zhǔn)通道輸入端連接一個(gè)選定的測(cè)試點(diǎn)，比較通道輸入端連接所述探針，時(shí)間差測(cè)量器的輸出通過(guò)一個(gè)處理器連接時(shí)間偏差補(bǔ)償器，時(shí)間偏差補(bǔ)償器中設(shè)置有延時(shí)電路，延時(shí)電路的輸入連接原始待測(cè)數(shù)字通道輸出，延時(shí)電路的輸出是時(shí)間對(duì)齊的最終待測(cè)數(shù)字通道輸出。
[0010]方案進(jìn)一步是:所述時(shí)間差測(cè)量器由一個(gè)相位檢測(cè)芯片和與之連接的電壓測(cè)量模塊組成，所述相位檢測(cè)芯片有兩個(gè)輸入端，分別為所述基準(zhǔn)通道輸入端和比較通道輸入端，相位檢測(cè)芯片將各比較通道與基準(zhǔn)通道輸出比較輸出的相位偏差轉(zhuǎn)換為直流電壓，再由電壓測(cè)量模塊完成對(duì)直流電壓的測(cè)量，并轉(zhuǎn)換為對(duì)應(yīng)的時(shí)間偏移量；所述時(shí)間偏差補(bǔ)償器包括一個(gè)減法器、脈沖發(fā)生器、計(jì)數(shù)器和延時(shí)電路，減法器連接所述處理器，通過(guò)減法器對(duì)時(shí)間偏移量減I相應(yīng)的脈沖發(fā)生器就產(chǎn)生一個(gè)CLK脈沖，再由計(jì)數(shù)器對(duì)CLK進(jìn)行計(jì)數(shù)得到N，計(jì)數(shù)器控制延時(shí)電路的輸入經(jīng)過(guò)N個(gè)延時(shí)單元延時(shí)后再輸出，最終實(shí)現(xiàn)數(shù)字通道時(shí)間對(duì)齊輸出。
[0011]方案進(jìn)一步是:所述時(shí)間偏差補(bǔ)償器使用的是FPGA電路。
[0012]方案進(jìn)一步是:所述測(cè)試點(diǎn)是原始待測(cè)數(shù)字通道輸出。
[0013]方案進(jìn)一步是:所述測(cè)試點(diǎn)是最終待測(cè)數(shù)字通道輸出。
[0014]本發(fā)明使用最少的器件解決了集成電路測(cè)試數(shù)字通道信號(hào)對(duì)齊，與傳統(tǒng)的測(cè)試電路相比，具有測(cè)試自動(dòng)化程度高，故障率少，克服了分布參數(shù)相互影響的問(wèn)題，易于控制，測(cè)量精度高。
[0015]下面結(jié)合附圖和實(shí)施例對(duì)本發(fā)明作一詳細(xì)描述。
【附圖說(shuō)明】
[0016]圖1為本發(fā)明裝置框架結(jié)構(gòu)示意；
圖2為本發(fā)明時(shí)間差測(cè)量裝置電路結(jié)構(gòu)示意框圖；
圖3為本發(fā)明時(shí)間偏差補(bǔ)償器電路一種方案結(jié)構(gòu)示意框圖；
圖4為本發(fā)明時(shí)間偏差補(bǔ)償器電路另一種方案結(jié)構(gòu)示意框圖。
【具體實(shí)施方式】
[0017]實(shí)施例1:
一種集成電路測(cè)試系統(tǒng)數(shù)字通道信號(hào)對(duì)齊方法，如圖1所示，是通過(guò)一個(gè)彈簧針探板I和時(shí)間偏差補(bǔ)償器2實(shí)現(xiàn)的，多個(gè)集成電路的待測(cè)數(shù)字通道輸出被引到探板上，待測(cè)數(shù)字通道輸入端輸入一個(gè)時(shí)鐘，輸出端隨之輸出一個(gè)時(shí)鐘；其中，所述對(duì)齊方法包括確定待測(cè)數(shù)字通道輸出信號(hào)時(shí)間偏差步驟和時(shí)間偏差補(bǔ)償輸出步驟；
所述確定待測(cè)數(shù)字通道輸出信號(hào)時(shí)間偏差步驟是:
第一步:在探板上選擇任意一個(gè)待測(cè)數(shù)字通道測(cè)試點(diǎn)作為基準(zhǔn)通道，如圖1和圖2所示，將基準(zhǔn)通道的輸出用一個(gè)同軸電纜線3引到一個(gè)時(shí)間差測(cè)量裝置4的輸入端A，使用一個(gè)可移動(dòng)探針5通過(guò)另一個(gè)同軸電纜6連接在時(shí)間差測(cè)量裝置的另一輸入端B，設(shè)定基準(zhǔn)通道輸出為基準(zhǔn)時(shí)間；
第二步:使用一個(gè)三軸驅(qū)