接，第二傳感器的輸出端和比較電路的第四輸入端連接，比較電路的輸出端和輸出電路連接，第一傳感器和第二傳感器采用電路結(jié)構(gòu)完全相同的兩個(gè)VC0電路來實(shí)現(xiàn);第一傳感器采用的VC0電路為制作完成后未使用的VC0電路，第二傳感器采用的VC0電路為制作完成后接入工作電壓使用一段時(shí)間后的VC0電路;第一傳感器實(shí)時(shí)感應(yīng)集成電路的老化狀況并生成老化參考數(shù)據(jù)輸送給比較電路，第二傳感器實(shí)時(shí)感應(yīng)集成電路的老化狀況并生成老化監(jiān)測(cè)數(shù)據(jù)發(fā)送給比較電路，比較電路對(duì)老化參考數(shù)據(jù)和老化監(jiān)測(cè)數(shù)據(jù)進(jìn)行比較，得到集成電路的實(shí)時(shí)老化數(shù)據(jù)，該實(shí)時(shí)老化數(shù)據(jù)通過輸出電路輸出。
[0034]如圖3所示，本實(shí)施例中，相位偏差比較器包括第一PM0S管P1、第二PM0S管P2、第三PM0S管P3、第四PM0S管P4、第五PM0S管P5、第六PM0S管P6、第七PM0S管P7、第八PM0S管P8、第一NM0S管N1、第二 NM0S管N2、第三匪0S管N3、第四匪0S管N4、第五NM0S管N5、第六匪0S管N6、第七NM0S管N7、第八NM0S管N8、第一緩沖器、第二緩沖器和第三緩沖器；
[0035]第一PM0S管P1的柵極和第一匪0S管N1的柵極連接且其連接端為相位偏差比較器的輸入端，相位偏差比較器的輸入端用于接入門控信號(hào)，第一 PM0S管P1的源極、第六NM0S管N6的漏極、第四PM0S管P4的源極和第八NM0S管N8的漏極均接入電源，第一 PM0S管P1的漏極和第二 PM0S管P2的漏極連接，第二PM0S管P2的柵極、第三NM0S管N3的柵極、第五NM0S管N5的柵極和第六PM0S管P6的柵極連接且其連接端為相位偏差比較器的使能端，相位偏差比較器的使能端接入第二傳感器輸出的老化參考數(shù)據(jù)，第二 PM0S管P2的源極、第三PM0S管P3的漏極、第二 NM0S管N2的漏極、第三NM0S管N3的漏極和第一緩沖器的輸入端連接，第三PM0S管P3的柵極、第二匪0S管N2的柵極、第五PM0S管P5的柵極和第七NM0S管N7的柵極連接且其連接端接入第二傳感器輸出的老化參考數(shù)據(jù)的反相信號(hào)，第三PM0S管P3的源極和第六NM0S管N6的源極連接，第六W0S管N6的柵極、第七PM0S管P7的柵極、第四PM0S管P4的柵極、第四匪0S管N4的柵極和第一緩沖器的輸出端連接，第四PM0S管P4的漏極和第五PM0S管P5的漏極連接，第五PM0S管P5的源極、第五NM0S管N5的漏極、第六PM0S管P6的漏極、第七NM0S管N7的漏極和第二緩沖器的輸入端連接，第六PM0S管P6的源極和第八NM0S管N8的源極連接，第八NM0S管N8的柵極、第八PM0S管P8的柵極、第二緩沖器的輸出端和第三緩沖器的輸入端連接，第三緩沖器的輸出端為相位偏差比較器的輸出端，第一 NM0S管N1的源極、第七PM0S管P7的漏極、第四匪OS管N4的源極和第八PMOS管P8的漏極均接地，第一匪OS管N1的漏極和第二NM0S管N2的源極連接，第三NM0S管N3的源極和第七PM0S管P7的源極連接，第四匪OS管N4的漏極和第五NM0S管N5的源極連接，第七NM0S管N7的源極和第八PM0S管P8的源極連接。
[0036]如圖2所示，本實(shí)施例中，比較電路包括第一二輸入與門、第二二輸入與門、相位延遲器、第一計(jì)數(shù)器、第二計(jì)數(shù)器、第一寄存器、第二寄存器、乘法器和除法器，第一二輸入與門的兩個(gè)輸入端分別為比較電路的第一輸入端和第二輸入端，相位延遲器的輸入端為比較電路的使能端，第二二輸入與門的兩個(gè)輸入端為比較電路的第三輸入端和第四輸入端，第一二輸入與門的輸出端和第一計(jì)數(shù)器的輸入端連接，第一計(jì)數(shù)器的輸出端和第一寄存器的輸入端連接，第一寄存器的輸出端和乘法器的一個(gè)輸入端連接，乘法器的另一個(gè)輸入端接入一個(gè)倍乘因子，該倍乘因子為5?10000中的任意整數(shù)，乘法器的輸出端和除法器的除數(shù)輸入端連接，相位延遲器的輸出端分別與第一計(jì)數(shù)器的使能端和第二計(jì)數(shù)器的使能端連接，第二二輸入與門的輸出端和第二計(jì)數(shù)器的輸入端連接，第二計(jì)數(shù)器的輸出端和第二寄存器的輸入端連接，第二寄存器的輸出端和除法器的被除數(shù)輸入端連接，除法器的輸出端為比較電路的輸出端。
[0037]如圖4所示，本實(shí)施例中，第一二輸入與門的電路結(jié)構(gòu)和第二二輸入與門的電路結(jié)構(gòu)相同，第一二輸入與門包括第九PM0S管P9、第十PM0S管P10、第^^一PM0S管P11、第九匪0S管N9、第十NM0S管N10和第^^一NM0S管Nil;
[0038]第九PM0S管P9的源極、第十PM0S管P10的源極和第^^一PM0S管P11的源極均接入電源，第九PM0S管P9的柵極和第九匪0S管N9的柵極連接且其連接端為第一二輸入與門的第一輸入端，第九PM0S管P9的漏極、第九NM0S管N9的漏極、第十PM0S管P10的漏極、第^^一PM0S管P11的柵極和第十NM0S管N10的柵極連接，第十PM0S管P10的柵極和第^^一匪0S管Nil的柵極連接且其連接端為第一二輸入與門的第二輸入端，第九匪0S管N9的源極和第^^一匪0S管Nil的漏極連接，第^^一匪0S管Nil的源極和第十NM0S管N10的源極均接地，第十NM0S管N10的漏極和第十一 PM0S管PI 1的漏極連接且其連接端為第一二輸入與門的輸出端。
[0039]如圖5所示，本實(shí)施例中，相位延遲器包括第十二PM0S管P12、第十三PM0S管P13、第十四PM0S管P14、第十五PM0S管P15、第十二 NM0S管N12、第十三NM0S管N13、第十四NM0S管N14和第十五NM0S管N15;
[0040]第十二 PM0S管P12的源極、第十三PM0S管P13的源極、第十四PM0S管P14的源極和第十五PM0S管P15的源極均接入電源，第十二 PM0S管P12的柵極和第十二 NM0S管N12的柵極連接且其連接端為相位延遲器的輸入端，第十二 PM0S管P12的漏極、第十三PM0S管P13的柵極、第十二 NM0S管N12的漏極和第十三NM0S管N13的柵極連接，第十二匪0S管N12的源極、第十三NM0S管N13的源極、第十四NM0S管N14的源極和第十五NM0S管N15的源極均接地，第十三PM0S管P13的漏極、第十三匪0S管N13的漏極、第十四PM0S管P14的柵極和第十四NM0S管N14的柵極連接，第十四PM0S管P14的漏極、第十四匪0S管N14的漏極、第十五PM0S管P15的柵極和第十五NM0S管N15的柵極連接，第十五NM0S管N15的漏極和第十五PM0S管P15的漏極連接且其連接端為相位延遲器的輸出端。
[0041 ]如圖6所示，本實(shí)施例中，第一寄存器和第二寄存器的電路結(jié)構(gòu)相同，第一寄存器包括第十六PM0S管P16、第十七PM0S管P17、第十八PM0S管P18、第十九PM0S管P19、第二十PM0S 管 P20、第二 ^^一PM0S 管 P21、第二十二 PM0S 管 P22、第二十三 PM0S 管 P23、第十六 NM0S 管N16、第十七匪OS管N17、第十八匪OS管N18、第十九NMOS管N19、第二十NMOS管N20、第二 ^^一NM0S管N21、第二十二 NM0S管N22、第二十三NM0S管N23、第四緩沖器、第五緩沖器和第六緩沖器；
[0042]第十六PM0S管P16的柵極和第十八NM0S管N18的柵極連接且其連接端為第一寄存器的輸入端，第十六PM0S管P16的源極、第十六匪0S管N16的漏極、第十九PM0S管P19的源極和第十七匪0S管N17的漏極均接入電源，第十六PM0S管P16的漏極和第十七PM0S管P17的源極連接，第十七PM0S管P17的漏極、第十九NM0S管N19的漏極、第十八PM0S管P18的漏極、第二十NM0S管N20的漏極和第四緩沖器的輸入端連接，第十八PM0S管P18的源極和第十六NM0S管N16的源極連接，第十六NM0S管N16的柵極、第四緩沖器的輸出端、第二十二 PM0S管P22的柵極、第十九PM0S管P19的柵極和第二 ^^一NM0S管N21的柵極連接，第十九PM0S管P19的漏極和第二十PM0S管P20的源極連接，第二十PM0S管P20的漏極、第二十二 NM0S管N22的漏極、第二i^一PM0S管P21的源極、第二十三NM0S管N23的漏極和第五緩沖器的輸入端連接，第二 ^^一PM0S管P21的漏極和第十七匪0S管N17的源極連接，第十七NM0S管N17的柵極、第五緩沖器的輸出端、第六緩沖器的輸入端和第二十三PM0S管P23的柵極連接，第六緩沖器的輸出端為第一寄存器的輸出端，第十八NM0S管N18的漏極和第十九NM0S管N19的源極連接，第十八匪0S管N18的源極、第二十二 PMOS管P22的漏極、第二 ^^一匪0S管N21的源極和第二十三PM0S管P23的漏極均接地，第二十匪0S管N20的源極和第二十二 PM0S管P22的源極連接，第二 ^^一匪0S管N21的漏極和第二十二 NM0S管N22的源極連接，第二十三NM0S管N23的源極和第二十三PM0S管P23的源極連接，第十七PM0S管P17的柵極、第二 ^^一PM0S管P21的柵極、第二十NM0S管N20的柵極和第二十二 NM0S管N22的柵極連接，第十八PM0S管P18的柵極、第二十PM0S管P20的柵極、第十九NM0S管N19的柵極和第二十三NM0S管N23的柵極連接。
[0043]如圖7、圖8所示，本實(shí)施例中，VC0電路包括延遲電路、第七緩沖器、第八緩沖器、電平轉(zhuǎn)換器、工作周期校正器、由2m個(gè)緩沖器組成的緩沖器組和由2k+l個(gè)寄存器組成的寄存器組；其中，m=l，2，3，…；k=l，2，3，…；
[0044]延遲電路包括第一二輸入與非門、第二二輸入與非門和2n+l個(gè)延遲單元，n=l，2，3，…；延遲單元具有第一輸入端、第二輸入端、第一輸出端和第二輸出端，第一二輸入與非門的第一輸入端和第2n+l個(gè)延遲單元的第一輸出端連接，第一二輸入與非門的第二輸入端和第二二輸入與非門的第一輸入端連接且其連接端為延遲電路的輸入端，第二二輸入與非門的第二輸入端和第2n+l個(gè)延遲單元的第二輸出端連接，第一二輸入與非門的輸出端和第1個(gè)延遲單元的第一輸入端連接，第二二輸入與非門的輸出端和第1個(gè)延遲單元的第二輸入端連接，第j個(gè)延遲單元的第一輸出端和第j+Ι個(gè)延遲單元的第一輸入端連接，第j個(gè)延遲單元的第二輸出端和第j+Ι個(gè)延遲單元的第二輸入端連接，j = 1，2，3，…，2n; 2n+l個(gè)延遲單元的第一輸出端為延遲電路的第一輸出端，2n+l個(gè)延遲單元的第二輸出端為延遲電路的第二輸出端；
[0045]電平轉(zhuǎn)換器具有第一輸入端、第二輸入端、第一輸出端、第二輸出端、第三輸出端和第四輸出端，工作周期校正器具有第一輸入端、第二輸入端、第三輸入端、第四輸入端和輸出端;延遲電路的第一輸出端和第七緩沖器的輸入端連接，延遲電路的第二輸出端和第八緩沖器的輸入端連接，第七緩沖器的輸出端和電平轉(zhuǎn)換器的第一輸入端連接，第八緩沖器的輸出端和電平轉(zhuǎn)換器的第二輸入端連接，電平轉(zhuǎn)換器的第一輸出端和工作周期校正器的第一輸入端連接，電平轉(zhuǎn)換器的第二輸出端和工作周期校正器的第二輸入端連接，電平轉(zhuǎn)換器的第三輸入端和工作周期校正器的第三輸入端連接，電平轉(zhuǎn)換器的第四輸入端和工作周期校正器的第四輸入端連接，緩沖器組中第q個(gè)緩沖器的輸出端和第q+Ι個(gè)緩沖器的輸入端連接，q = 1，2，…，2m-l;寄存器組中第p個(gè)寄存器的輸出端和第p+1個(gè)寄存器的輸入端連接，p=l，2，…，2k;工作周期校正器的輸出端和緩沖器組中第1