一 NM0S管的源極和所述的第十NM0S管的源極均接地，所述的第十NM0S管的漏極和所述的第十一 PM0S管的漏極連接且其連接端為所述的第一二輸入與門的輸出端。5.根據(jù)權(quán)利要求3所述的一種用于監(jiān)測(cè)集成電路NBTI老化效應(yīng)的數(shù)字型監(jiān)測(cè)電路，其特征在于所述的相位延遲器包括第十二 PM0S管、第十三PM0S管、第十四PM0S管、第十五PM0S管、第十二 NM0S管、第十三NM0S管、第十四NM0S管和第十五NM0S管； 所述的第十二 PM0S管的源極、所述的第十三PM0S管的源極、所述的第十四PM0S管的源極和所述的第十五PM0S管的源極均接入電源，所述的第十二 PM0S管的柵極和所述的第十二匪OS管的柵極連接且其連接端為所述的相位延遲器的輸入端，所述的第十二 PM0S管的漏極、所述的第十三PM0S管的柵極、所述的第十二 NM0S管的漏極和所述的第十三W0S管的柵極連接，所述的第十二 NM0S管的源極、所述的第十三NM0S管的源極、所述的第十四NM0S管的源極和所述的第十五匪OS管的源極均接地，所述的第十三PM0S管的漏極、所述的第十三NM0S管的漏極、所述的第十四PM0S管的柵極和所述的第十四NM0S管的柵極連接，所述的第十四PM0S管的漏極、所述的第十四NM0S管的漏極、所述的第十五PM0S管的柵極和所述的第十五匪OS管的柵極連接，所述的第十五NM0S管的漏極和所述的第十五PM0S管的漏極連接且其連接端為所述的相位延遲器的輸出端。6.根據(jù)權(quán)利要求3所述的一種用于監(jiān)測(cè)集成電路NBTI老化效應(yīng)的數(shù)字型監(jiān)測(cè)電路，其特征在于所述的第一寄存器和所述的第二寄存器的電路結(jié)構(gòu)相同，所述的第一寄存器包括第十六PMOS管、第十七PMOS管、第十八PMOS管、第十九PMOS管、第二十PMOS管、第二 ^^一PMOS管、第二十二 PMOS管、第二十三PMOS管、第十六NMOS管、第十七匪OS管、第十八匪OS管、第十九匪OS管、第二十匪OS管、第二 ^^一匪OS管、第二十二匪OS管、第二十三匪OS管、第四緩沖器、第五緩沖器和第六緩沖器； 所述的第十六PMOS管的柵極和所述的第十八匪OS管的柵極連接且其連接端為所述的第一寄存器的輸入端，所述的第十六PM0S管的源極、所述的第十六NM0S管的漏極、所述的第十九PM0S管的源極和所述的第十七匪OS管的漏極均接入電源，所述的第十六PM0S管的漏極和所述的第十七PM0S管的源極連接，所述的第十七PM0S管的漏極、所述的第十九匪OS管的漏極、所述的第十八PM0S管的漏極、所述的第二十NM0S管的漏極和所述的第四緩沖器的輸入端連接，所述的第十八PM0S管的源極和所述的第十六匪OS管的源極連接，所述的第十六NM0S管的柵極、所述的第四緩沖器的輸出端、所述的第二十二 PM0S管的柵極、所述的第十九PM0S管的柵極和所述的第二十一 NM0S管的柵極連接，所述的第十九PM0S管的漏極和所述的第二十PM0S管的源極連接，所述的第二十PM0S管的漏極、所述的第二十二匪OS管的漏極、所述的第二十一 PM0S管的源極、所述的第二十三NM0S管的漏極和所述的第五緩沖器的輸入端連接，所述的第二十一 PM0S管的漏極和所述的第十七匪OS管的源極連接，所述的第十七匪OS管的柵極、所述的第五緩沖器的輸出端、所述的第六緩沖器的輸入端和所述的第二十三PM0S管的柵極連接，所述的第六緩沖器的輸出端為所述的第一寄存器的輸出端，所述的第十八匪OS管的漏極和所述的第十九NM0S管的源極連接，所述的第十八匪OS管的源極、所述的第二十二 PM0S管的漏極、所述的第二 i^一NM0S管的源極和所述的第二十三PM0S管的漏極均接地，所述的第二十NM0S管的源極和所述的第二十二 PM0S管的源極連接，所述的第二i^一匪OS管的漏極和所述的第二十二 NM0S管的源極連接，所述的第二十三NM0S管的源極和所述的第二十三PM0S管的源極連接，所述的第十七PM0S管的柵極、所述的第二 ^^一PM0S管的柵極、所述的第二十NM0S管的柵極和所述的第二十二匪OS管的柵極連接，所述的第十八PM0S管的柵極、所述的第二十PM0S管的柵極、所述的第十九NM0S管的柵極和所述的第二十三NM0S管的柵極連接。7.根據(jù)權(quán)利要求1所述的一種用于監(jiān)測(cè)集成電路NBTI老化效應(yīng)的數(shù)字型監(jiān)測(cè)電路，其特征在于所述的VC0電路包括延遲電路、第七緩沖器、第八緩沖器、電平轉(zhuǎn)換器、工作周期校正器、由2m個(gè)緩沖器組成的緩沖器組和由2k+l個(gè)寄存器組成的寄存器組；其中，m=l，2，3，...；k=l ,2,3,...； 所述的延遲電路包括第一二輸入與非門、第二二輸入與非門和2n+l個(gè)延遲單元，n= 1，2，3，...；所述的延遲單元具有第一輸入端、第二輸入端、第一輸出端和第二輸出端，所述的第一二輸入與非門的第一輸入端和第2n+l個(gè)延遲單元的第一輸出端連接，所述的第一二輸入與非門的第二輸入端和所述的第二二輸入與非門的第一輸入端連接且其連接端為所述的延遲電路的輸入端，所述的第二二輸入與非門的第二輸入端和第2n+l個(gè)延遲單元的第二輸出端連接，所述的第一二輸入與非門的輸出端和第1個(gè)延遲單元的第一輸入端連接，所述的第二二輸入與非門的輸出端和第1個(gè)延遲單元的第二輸入端連接，第j個(gè)延遲單元的第一輸出端和第j+1個(gè)延遲單元的第一輸入端連接，第j個(gè)延遲單元的第二輸出端和第j+1個(gè)延遲單元的第二輸入端連接，j = 1，2，3，…，2n;所述的2n+l個(gè)延遲單元的第一輸出端為所述的延遲電路的第一輸出端，所述的2n+l個(gè)延遲單元的第二輸出端為所述的延遲電路的第二輸出端； 所述的電平轉(zhuǎn)換器具有第一輸入端、第二輸入端、第一輸出端、第二輸出端、第三輸出端和第四輸出端，所述的工作周期校正器具有第一輸入端、第二輸入端、第三輸入端、第四輸入端和輸出端;所述的延遲電路的第一輸出端和所述的第七緩沖器的輸入端連接，所述的延遲電路的第二輸出端和所述的第八緩沖器的輸入端連接，所述的第七緩沖器的輸出端和所述的電平轉(zhuǎn)換器的第一輸入端連接，所述的第八緩沖器的輸出端和所述的電平轉(zhuǎn)換器的第二輸入端連接，所述的電平轉(zhuǎn)換器的第一輸出端和所述的工作周期校正器的第一輸入端連接，所述的電平轉(zhuǎn)換器的第二輸出端和所述的工作周期校正器的第二輸入端連接，所述的電平轉(zhuǎn)換器的第三輸入端和所述的工作周期校正器的第三輸入端連接，所述的電平轉(zhuǎn)換器的第四輸入端和所述的工作周期校正器的第四輸入端連接，所述的緩沖器組中第q個(gè)緩沖器的輸出端和第9+1個(gè)緩沖器的輸入端連接，9=1，2，-_，2!11-1;所述的寄存器組中第？個(gè)寄存器的輸出端和第P+1個(gè)寄存器的輸入端連接，P=l，2，…，2k;所述的工作周期校正器的輸出端和所述的緩沖器組中第1個(gè)緩沖器的輸入端連接，所述的緩沖器組中第2m個(gè)緩沖器的輸出端和所述的寄存器組中第1個(gè)寄存器的輸入端連接，所述的寄存器組中第2k+l個(gè)寄存器的輸出端為所述的VCO電路的輸出端，所述的延遲電路的輸入端為所述的VCO電路的輸入端。8.根據(jù)權(quán)利要求7所述的一種用于監(jiān)測(cè)集成電路NBTI老化效應(yīng)的數(shù)字型監(jiān)測(cè)電路，其特征在于所述的延遲單元包括第二十四NMOS管、第二十五匪OS管、第二十四PMOS管和第二十五PM0S管； 所述的第二十四PM0S管的源極和所述的第二十五PM0S管的源極均接入電源，所述的第二十四NM0S管的源極和所述的第二十五NM0S管的源極均接地，所述的第二十四NM0S管的柵極為所述的延遲單元的第一輸入端，所述的第二十五NM0S管的柵極為所述的延遲單元的第二輸入端，所述的第二十四PM0S管的漏極、所述的第二十五PM0S管的柵極和所述的第二十四NM0S管的漏極連接且其連接端為所述的延遲單元的第一輸出端，所述的第二十四PM0S管的柵極、所述的第二十五PM0S管的漏極和所述的第二十五NM0S管的漏極連接且其連接端為所述的延遲單元的第二輸出端。9.根據(jù)權(quán)利要求7所述的一種用于監(jiān)測(cè)集成電路NBTI老化效應(yīng)的數(shù)字型監(jiān)測(cè)電路，其特征在于所述的電平轉(zhuǎn)換器包括第二十六PM0S管、第二十七PM0S管、第二十八PM0S管、第二十九PM0S管、第二十六NM0S管、第二十七NM0S管、第二十八NM0S管、第二十九NM0S管、第九緩沖器和第十緩沖器； 所述的第二十六PM0S管的源極、所述的第二十七PM0S管的源極、所述的第二十八PM0S管的源極和所述的第二十九PM0S管的源極均接入電源，所述的第二十六NM0S管的源極、所述的第二十七匪OS管的源極、所述的第二十八NM0S管的源極和所述的第二十九NM0S管的源極均接地，所述的第二十六NM0S管的柵極和所述的第九緩沖器的輸入端連接且其連接端為所述的電平轉(zhuǎn)換器的第一輸入端，所述的第九緩沖器的輸出端和所述的第二十七NM0S管的柵極連接，所述的第二十六PM0S管的漏極、所述的第二十七PM0S管的柵極和所述的第二十六NMOS管的漏極連接且其連接端為所述的電平轉(zhuǎn)換器的第一輸出端，所述的第二十六PMOS管的柵極、所述的第二十七PMOS管的漏極和所述的第二十七NMOS管的漏極連接且其連接端為所述的電平轉(zhuǎn)換器的第二輸出端，所述的第二十八NM0S管的柵極和所述的第十緩沖器的輸入端連接且其連接端為所述的電平轉(zhuǎn)換器的第二輸入端，所述的第十緩沖器的輸出端和所述的第二十九W0S管的柵極連接，所述的第二十八PM0S管的漏極、所述的第二十九PM0S管的柵極和所述的第二十八NM0S管的漏極連接且其連接端為所述的電平轉(zhuǎn)換器的第三輸出端，所述的第二十八PM0S管的柵極、所述的第二十九PM0S管的漏極和所述的第二十九NM0S管的漏極連接且其連接端為所述的電平轉(zhuǎn)換器的第四輸出端。10.根據(jù)權(quán)利要求7所述的一種用于監(jiān)測(cè)集成電路NBTI老化效應(yīng)的數(shù)字型監(jiān)測(cè)電路，其特征在于所述的工作周期校正器包括第三十匪OS管、第三^^一NM0S管、第三十PM0S管和第三 ^^一PM0S 管； 所述的第三十W0S管的漏極和所述的第三十PM0S管的源極均接入電源，所述的第三十一 NM0S管的源極和所述的第三i^一PM0S管的漏極均接地，所述的第三十匪OS管的柵極為所述的工作周期校正器的第一輸入端，所述的第三十PM0S管的柵極為所述的工作周期校正器的第二輸入端，所述的第三十一匪OS管的柵極為所述的工作周期校正器的第三輸入端，所述的第三i^一PM0S管的柵極為所述的工作周期校正器的第四輸入端，所述的第三十NM0S管的源極、所述的第三十PM0S管的漏極、所述的第三^^一匪OS管的漏極和所述的第三i^一PM0S管的源極連接且其連接端為所述的工作周期校正器的輸出端。
【專利摘要】本發(fā)明公開了一種用于監(jiān)測(cè)集成電路NBTI老化效應(yīng)的數(shù)字型監(jiān)測(cè)電路，包括用于產(chǎn)生參考信號(hào)的第一傳感器、用于產(chǎn)生老化信號(hào)的第二傳感器、相位偏差比較器、比較電路和輸出電路，第一傳感器的輸出端和比較電路的第一輸入端連接，相位偏差比較器的輸出端分別與比較電路的第二輸入端、比較電路的第三輸入端和比較電路的使能端連接，第二傳感器的輸出端和比較電路的第四輸入端連接，比較電路的輸出端和輸出電路連接，第一傳感器采用的VCO電路作為參考電路，第二傳感器采用的使用一段時(shí)間的VCO電路作為老化產(chǎn)生電路；優(yōu)點(diǎn)是消除監(jiān)測(cè)器自身存在的老化效應(yīng)對(duì)老化監(jiān)測(cè)結(jié)果造成的不良影響，老化監(jiān)測(cè)數(shù)據(jù)準(zhǔn)確度較高。
【IPC分類】G01R31/28
【公開號(hào)】CN105445645
【申請(qǐng)?zhí)枴緾N201510926510
【發(fā)明人】姚劍婷, 張躍軍, 劉畫池, 賈徭, 吳詒軒, 王超
【申請(qǐng)人】寧波大學(xué)
【公開日】2016年3月30日
【申請(qǐng)日】2015年12月14日