本發(fā)明涉及FPGA(Field－Programmable Gate Array，現(xiàn)場可編程門陣列)領(lǐng)域，具體涉及一種FPGA調(diào)試轉(zhuǎn)換設(shè)備、系統(tǒng)及方法。

背景技術(shù)：

FPGA作為一種半定制邏輯電路，因其功能強(qiáng)大，開發(fā)周期短，可反復(fù)修改等優(yōu)勢，被廣泛應(yīng)用于通信，工控，視頻，安防乃至國防軍工等領(lǐng)域之中。對于FPGA來說，現(xiàn)場可編程性是最大的優(yōu)勢之一，同時，在FPGA的開發(fā)過程中，對FPGA進(jìn)行調(diào)試也十分重要，而隨著集成電路技術(shù)的快速發(fā)展，F(xiàn)PGA芯片的集成度也越來越高，F(xiàn)PGA芯片調(diào)試難度也越來越大，因此需要FPGA廠家提供高速，可靠的FPGA編程、調(diào)試裝置。

通常的，F(xiàn)PGA廠家會提供基于USB接口的FPGA調(diào)試設(shè)備，但因為USB使用范圍廣，操作簡單，且易用于存儲設(shè)備等的原因，容易造成泄密。為了解決USB接口容易泄密的問題，F(xiàn)PGA廠家會提供基于并行總線的調(diào)試設(shè)備，具體是通過在調(diào)試主機(jī)使用軟件控制單根信號線模擬串行時序的方式，將調(diào)試數(shù)據(jù)轉(zhuǎn)換成串行信號格式數(shù)據(jù)，再通過并行總線發(fā)送給調(diào)試設(shè)備進(jìn)行電平轉(zhuǎn)換，調(diào)試設(shè)備將電平轉(zhuǎn)換后串行信號格式數(shù)據(jù)的下發(fā)給待調(diào)試目標(biāo)FPGA器件進(jìn)行調(diào)試。但由于調(diào)試數(shù)據(jù)是在調(diào)試主機(jī)上通過軟件控制單根信號線模擬串行時序的方式轉(zhuǎn)換成串行信號格式數(shù)據(jù)的，這就導(dǎo)致了將數(shù)據(jù)傳輸至調(diào)試設(shè)備的傳輸速度很慢，不能充分利用并行總線的帶寬，難以滿足FPGA的調(diào)試需求，為此提供一種能提高調(diào)試主機(jī)與調(diào)試設(shè)備之間的數(shù)據(jù)傳輸速度的新的FPGA調(diào)試設(shè)備就十分有必要了。

技術(shù)實(shí)現(xiàn)要素：

本發(fā)明要解決的主要技術(shù)問題是，提供一種FPGA調(diào)試轉(zhuǎn)換設(shè)備、系統(tǒng)及方法，能提高數(shù)據(jù)傳輸速度，更好的滿足FPGA調(diào)試需求。

為解決上述技術(shù)問題，本發(fā)明提供一種FPGA調(diào)試轉(zhuǎn)換設(shè)備，所述FPGA調(diào)試轉(zhuǎn)換設(shè)備包括：格式轉(zhuǎn)換芯片，所述格式轉(zhuǎn)換芯片包括通過并行總線與調(diào)試主機(jī)連接的并行接口，通過串行總線與待調(diào)試目標(biāo)FPGA器件連接的串行接口，以及指令處理器；

所述指令處理器用于接收所述調(diào)試主機(jī)通過所述并行接口發(fā)送的第一調(diào)試指令，并獲取所述第一調(diào)試指令對應(yīng)的調(diào)試數(shù)據(jù)；以及用于將所述調(diào)試數(shù)據(jù)轉(zhuǎn)換成串行信號格式數(shù)據(jù)通過所述串行接口下發(fā)給所述待調(diào)試目標(biāo)FPGA器件。

進(jìn)一步的，所述指令處理器包含并行總線控制器、指令解析器、串行總線控制器以及數(shù)據(jù)緩存器；

所述并行總線控制器用于接收來自所述并行接口的第一調(diào)制指令并下發(fā)給所述指令解析器；

所述指令解析器用于對所述第一調(diào)制指令進(jìn)行解析并向所述調(diào)試主機(jī)發(fā)送指令解析響應(yīng)；

所述數(shù)據(jù)緩存器用于接收并保存所述調(diào)試主機(jī)根據(jù)所述指令解析響應(yīng)下發(fā)的調(diào)試數(shù)據(jù)；

所述串行總線控制器用于從所述數(shù)據(jù)緩存器中讀取所述調(diào)試數(shù)據(jù)并轉(zhuǎn)換為對應(yīng)的串行信號格式數(shù)據(jù)后通過所述串行接口下發(fā)給所述待調(diào)試目標(biāo)FPGA器件。

進(jìn)一步的，所述并行總線控制器還用于接收來自所述并行接口的第二調(diào)制指令并下發(fā)給所述指令解析器；以及用于從所述數(shù)據(jù)緩存器中提取運(yùn)行數(shù)據(jù)并轉(zhuǎn)換成并行信號格式通過所述并行接口發(fā)送給所述調(diào)試主機(jī)；

所述指令解析器還用于通過所述并行接口從所述調(diào)試主機(jī)接收第二調(diào)試指令，并將對所述第二調(diào)試指令進(jìn)行解析得到的數(shù)據(jù)獲取指令下發(fā)給所述串行總線控制器；

所述串行總線控制器還用于將所述數(shù)據(jù)獲取指令轉(zhuǎn)換成串行信號格式后下發(fā)給所述待調(diào)試目標(biāo)FPGA器件連接的串行接口，以及接收所述待調(diào)試目標(biāo)FPGA器件根據(jù)所述數(shù)據(jù)獲取指令通過所述串行總線反饋的運(yùn)行數(shù)據(jù)，并將所述運(yùn)行數(shù)據(jù)存儲于所述數(shù)據(jù)緩存器中。

進(jìn)一步的，所述并行總線控制器還用于在接收所述第一調(diào)試指令和第二調(diào)試指令之前，接收來自所述并行接口的第三調(diào)試指令并下發(fā)給所述指令解析器；

所述指令解析器還用于對所述第三調(diào)制指令進(jìn)行解析，得到待配置項目以及配置數(shù)據(jù)；根據(jù)所述配置數(shù)據(jù)對所述待配置項目進(jìn)行配置。

進(jìn)一步的，所述串行總線包括JTAG和SPI兩個總線，所述串行接口包括JTAG和SPI兩個串行接口，所述串行總線控制器包括JTAG和SPI兩個串行總線控制器；

所述第三調(diào)試指令包含串行總線類型指示信息；

所述指令解析器用于根據(jù)所述總線類型指示信息從所述JTAG和SPI兩個串行總線控制器中選擇一個進(jìn)行激活。

進(jìn)一步的，所述并行接口包括標(biāo)準(zhǔn)并行接口和擴(kuò)展功能并行接口；所述第三調(diào)試指令包含并行接口類型指示信息；

所述指令解析器還用于對所述第三調(diào)制指令進(jìn)行解析得到所述接口類型指示信息，并發(fā)送給所述并行總線控制器；

所述并行總線控制器用于根據(jù)所述接口類型指示信息啟用所述標(biāo)準(zhǔn)并行接口和擴(kuò)展功能并行接口中的一個。

進(jìn)一步的，所述并行總線控制器還用于在接收到來自所述調(diào)試主機(jī)的第三調(diào)試指令之前，在所述FPGA調(diào)試轉(zhuǎn)換設(shè)備上電之后，啟用所述標(biāo)準(zhǔn)并行接口。

進(jìn)一步的，所述FPGA調(diào)試轉(zhuǎn)換設(shè)備還包括第一電平緩沖器和第二電平緩沖器；

所述第一電平緩沖器用于將所述調(diào)試主機(jī)發(fā)送的各調(diào)試指令及調(diào)試數(shù)據(jù)的電平轉(zhuǎn)換為所述FPGA調(diào)試轉(zhuǎn)換設(shè)備的工作電平，以及用于將所述FPGA調(diào)試轉(zhuǎn)換設(shè)備反饋的數(shù)據(jù)的電平轉(zhuǎn)換為所述調(diào)試主機(jī)的工作電平；

所述第二電平緩沖器用于將所述FPGA調(diào)試轉(zhuǎn)換設(shè)備下發(fā)給所述待調(diào)試目標(biāo)FPGA器件的串行信號格式數(shù)據(jù)的電平轉(zhuǎn)換為所述待調(diào)試目標(biāo)FPGA器件的工作電平，以及用于將所述待調(diào)試目標(biāo)FPGA器件發(fā)送的運(yùn)行數(shù)據(jù)的電平轉(zhuǎn)換為所述FPGA調(diào)試轉(zhuǎn)換設(shè)備的工作電平。

本發(fā)明還提供了一種FPGA調(diào)試轉(zhuǎn)換系統(tǒng)，所述FPGA調(diào)試轉(zhuǎn)換系統(tǒng)包括：調(diào)試主機(jī)以及上述任一種的FPGA調(diào)試轉(zhuǎn)換設(shè)備；

所述調(diào)試主機(jī)通過并行總線與所述FPGA調(diào)試轉(zhuǎn)換設(shè)備的并行接口連接，并向所述并行接口下發(fā)第一調(diào)試指令以及與所述第一調(diào)試指令對應(yīng)的調(diào)試數(shù)據(jù)；

所述FPGA調(diào)試轉(zhuǎn)換設(shè)備的指令處理器接收所述調(diào)試主機(jī)下發(fā)第一調(diào)試指令以及與所述第一調(diào)試指令對應(yīng)的調(diào)試數(shù)據(jù)，并將所述調(diào)試數(shù)據(jù)轉(zhuǎn)換成串行信號格式數(shù)據(jù)通過所述FPGA調(diào)試轉(zhuǎn)換設(shè)備的串行接口下發(fā)給待調(diào)試目標(biāo)FPGA器件。

本發(fā)明還提供了一種FPGA調(diào)試轉(zhuǎn)換方法，所述FPGA調(diào)試轉(zhuǎn)換方法應(yīng)用于上述FPGA調(diào)試轉(zhuǎn)換設(shè)備上，包括：

將所述FPGA調(diào)試轉(zhuǎn)換設(shè)備的并行接口通過并行總線與調(diào)試主機(jī)連接，并將格式轉(zhuǎn)換芯片的串行接口通過串行總線與待調(diào)試目標(biāo)FPGA器件連接；

所述FPGA調(diào)試轉(zhuǎn)換設(shè)備接收所述調(diào)試主機(jī)通過所述并行接口發(fā)送的第一調(diào)試指令，并獲取所述第一調(diào)試指令對應(yīng)的調(diào)試數(shù)據(jù)；

所述FPGA調(diào)試轉(zhuǎn)換設(shè)備將所述調(diào)試數(shù)據(jù)轉(zhuǎn)換成串行信號格式數(shù)據(jù)并通過所述串行接口下發(fā)給所述待調(diào)試目標(biāo)FPGA器件。

有益效果

本發(fā)明提供一種FPGA調(diào)試轉(zhuǎn)換設(shè)備、系統(tǒng)及方法，包括格式轉(zhuǎn)換芯片，格式轉(zhuǎn)換芯片中包括并行接口、串行接口、以及指令處理器。其中，并行接口通過并行總線與調(diào)試主機(jī)連接；串行接口通過串行總線與待調(diào)試目標(biāo)FPGA器件連接；指令處理器接收調(diào)試主機(jī)通過并行接口發(fā)送的第一調(diào)試指令，并獲取第一調(diào)試指令對應(yīng)的調(diào)試數(shù)據(jù)，將調(diào)試數(shù)據(jù)轉(zhuǎn)換成串行信號格式數(shù)據(jù)通過串行接口下發(fā)給待調(diào)試目標(biāo)FPGA器件。這樣不再是在調(diào)試主機(jī)上由軟件通過控制單根信號線模擬串行時序的方式將調(diào)試數(shù)據(jù)轉(zhuǎn)換成的串行信號格式數(shù)據(jù)，而是將調(diào)試數(shù)據(jù)傳輸?shù)紽PGA調(diào)試轉(zhuǎn)換設(shè)備上，由FPGA調(diào)試轉(zhuǎn)換設(shè)備的格式轉(zhuǎn)換芯片對調(diào)試數(shù)據(jù)進(jìn)行處理轉(zhuǎn)換得到串行信號格式數(shù)據(jù)并發(fā)送給待調(diào)試目標(biāo)FPGA器件。這就充分利用了并行總線的帶寬，提高了調(diào)試主機(jī)與FPGA調(diào)試轉(zhuǎn)換設(shè)備之間的數(shù)據(jù)傳輸速度，更好的滿足了FPGA調(diào)試需求。

附圖說明

圖1為本發(fā)明實(shí)施例一提供的FPGA調(diào)試轉(zhuǎn)換系統(tǒng)結(jié)構(gòu)示意圖；

圖2為本發(fā)明實(shí)施例一提供的一種指令處理器結(jié)構(gòu)示意圖；

圖3為本發(fā)明實(shí)施例一提供的又一種指令處理器結(jié)構(gòu)示意圖；

圖4為本發(fā)明實(shí)施例一提供的一種FPGA調(diào)試轉(zhuǎn)換設(shè)備結(jié)構(gòu)圖；

圖5為本發(fā)明實(shí)施例一提供的指令格式示意圖；

圖6為本發(fā)明實(shí)施例二提供的一種FPGA調(diào)試轉(zhuǎn)換方法流程示意圖；

圖7為本發(fā)明實(shí)施例二提供的一種對第一調(diào)試指令及對應(yīng)數(shù)據(jù)的處理流程示意圖；

圖8為本發(fā)明實(shí)施例二提供的一種對第二調(diào)試指令的處理流程示意圖；

圖9為本發(fā)明實(shí)施例二提供的一種對第三調(diào)試指令的處理流程示意圖。

具體實(shí)施方式

下面通過具體實(shí)施方式結(jié)合附圖對本發(fā)明作進(jìn)一步詳細(xì)說明。

實(shí)施例一

請參見圖1，圖1為本實(shí)施例中提供的FPGA調(diào)試轉(zhuǎn)換系統(tǒng)結(jié)構(gòu)示意圖，包括FPGA調(diào)試轉(zhuǎn)換設(shè)備1與調(diào)試主機(jī)2，其中：

FPGA調(diào)試轉(zhuǎn)換設(shè)備1包括格式轉(zhuǎn)換芯片11，格式轉(zhuǎn)換芯片11包括：并行接口111、指令處理器112、以及串行接口113。其中，并行接口111通過并行總線與調(diào)試主機(jī)2連接；而串行接口113可以通過串行總線與待調(diào)試目標(biāo)FPGA器件連接，從而在FPGA調(diào)試轉(zhuǎn)換系統(tǒng)與待調(diào)試目標(biāo)FPGA器件之間建立起通信連接，進(jìn)行FPGA調(diào)試。應(yīng)當(dāng)理解的是，本實(shí)施例中的格式轉(zhuǎn)換芯片11可以采用FPGA芯片。

指令處理器112用于接收調(diào)試主機(jī)2通過并行接口111發(fā)送的第一調(diào)試指令，并獲取第一調(diào)試指令對應(yīng)的調(diào)試數(shù)據(jù)；以及用于將調(diào)試數(shù)據(jù)轉(zhuǎn)換成串行信號格式數(shù)據(jù)通過串行接口113下發(fā)給待調(diào)試目標(biāo)FPGA器件。

具體的，參見圖2，指令處理器112還包括并行總線控制器1121、指令解析器1122、串行總線控制器1123以及數(shù)據(jù)緩存器1124。則調(diào)試主機(jī)2向FPGA調(diào)試轉(zhuǎn)換設(shè)備1發(fā)送第一調(diào)試指令之后，并行總線控制器1121會接收經(jīng)由并行接口111傳來的該第一調(diào)試指令，并將該第一調(diào)試指令下發(fā)給指令解析器1122。指令解析器1122會對第一調(diào)制指令進(jìn)行解析，并向調(diào)試主機(jī)2發(fā)送相應(yīng)的指令解析響應(yīng)。調(diào)試主機(jī)2在收到反饋回來的指令解析響應(yīng)之后，會根據(jù)指令解析響應(yīng)向FPGA調(diào)試轉(zhuǎn)換設(shè)備1下發(fā)調(diào)試數(shù)據(jù)，此時數(shù)據(jù)緩存器1124會接收并存儲該調(diào)試數(shù)據(jù)。串行總線控制器1123可以從數(shù)據(jù)緩存器1124中讀取該調(diào)試數(shù)據(jù)，并將讀取到的調(diào)試數(shù)據(jù)轉(zhuǎn)換為對應(yīng)的串行信號格式數(shù)據(jù)，通過串行接口113下發(fā)給待調(diào)試目標(biāo)FPGA器件。

本實(shí)施例中，指令處理器112可以按照FIFO(First Input First Output，先入先出隊列)的執(zhí)行方法對調(diào)試主機(jī)2下發(fā)的各第一調(diào)制指令進(jìn)行處理。例如，F(xiàn)PGA調(diào)試轉(zhuǎn)換設(shè)備1依次收到調(diào)試主機(jī)2下發(fā)的第一調(diào)制指令A(yù)、第一調(diào)制指令B和第一調(diào)制指令C，則指令解析器1122首先對第一調(diào)制指令A(yù)進(jìn)行解析并向調(diào)試主機(jī)2發(fā)送A指令解析響應(yīng)，此后才會依次對第一調(diào)制指令B和第一調(diào)制指令C進(jìn)行解析并向調(diào)試主機(jī)2依次發(fā)送B指令解析響應(yīng)和C指令解析響應(yīng)。此后數(shù)據(jù)緩存器1124會依次接收并存儲調(diào)試主機(jī)2順序發(fā)送來的與第一調(diào)制指令對應(yīng)的調(diào)試數(shù)據(jù)A，調(diào)試數(shù)據(jù)B和調(diào)試數(shù)據(jù)C，并由串行總線控制器1123從數(shù)據(jù)緩存器1124中順序提取并依次發(fā)送給待調(diào)試目標(biāo)FPGA器件。

應(yīng)當(dāng)理解的是，上述示例中是指令處理器112的各個器件分別按照FIFO的執(zhí)行方法執(zhí)行其功能，事實(shí)上，各個器件還可以等到將一個第一調(diào)制指令完全處理完畢之后再處理下一個第一調(diào)制指令，例如，指令解析器1122首先對第一調(diào)制指令A(yù)進(jìn)行解析并向調(diào)試主機(jī)2發(fā)送A指令解析響應(yīng)，在串行總線控制器1123從數(shù)據(jù)緩存器1124中提取對應(yīng)的調(diào)試數(shù)據(jù)A并發(fā)送給待調(diào)試目標(biāo)FPGA器件之后，指令解析器1122才會對第一調(diào)制指令B進(jìn)行解析并向調(diào)試主機(jī)2發(fā)送B指令解析響應(yīng)，同理，在串行總線控制器1123從數(shù)據(jù)緩存器1124中提取對應(yīng)的調(diào)試數(shù)據(jù)B并發(fā)送給待調(diào)試目標(biāo)FPGA器件之后，指令解析器1122才會對第一調(diào)制指令C進(jìn)行解析并向調(diào)試主機(jī)2發(fā)送C指令解析響應(yīng)。具體的，在串行總線控制器1123從數(shù)據(jù)緩存器1124中提取對應(yīng)的調(diào)試數(shù)據(jù)并發(fā)送給待調(diào)試目標(biāo)FPGA器件之后，可以發(fā)送完成信息告知指令解析器1122這一第一調(diào)制指令已完全處理完畢。

本實(shí)施例中，調(diào)試主機(jī)2還可以向FPGA調(diào)試轉(zhuǎn)換設(shè)備1發(fā)送第二調(diào)制指令，第二調(diào)制指令可以控制格式轉(zhuǎn)換芯片11從待調(diào)試目標(biāo)FPGA器件中獲取運(yùn)行數(shù)據(jù)并反饋給調(diào)試主機(jī)2。

具體的，調(diào)試主機(jī)2向FPGA調(diào)試轉(zhuǎn)換設(shè)備1發(fā)送第二調(diào)制指令，并行總線控制器1121接收經(jīng)由并行接口111傳來的該第二調(diào)制指令，并下發(fā)給指令解析器1122；指令解析器1122接收到該第二調(diào)試指令后，將對該第二調(diào)試指令進(jìn)行解析，得到的數(shù)據(jù)獲取指令并下發(fā)給串行總線控制器1123；串行總線控制器1123會將收到的數(shù)據(jù)獲取指令轉(zhuǎn)換成串行信號格式后下發(fā)給待調(diào)試目標(biāo)FPGA器件連接的串行接口113，再經(jīng)由串行接口113告知待調(diào)試目標(biāo)FPGA器件需要反饋哪些運(yùn)行數(shù)據(jù)，此時待調(diào)試目標(biāo)FPGA器件會根據(jù)該數(shù)據(jù)獲取指令通過串行總線反饋運(yùn)行數(shù)據(jù)，這些運(yùn)行數(shù)據(jù)經(jīng)由串行總線控制器1123接收后可以存儲于數(shù)據(jù)緩存器1124中；此后并行總線控制器1121可以從數(shù)據(jù)緩存器1124中提取出所需運(yùn)行數(shù)據(jù)并轉(zhuǎn)換成并行信號格式通過并行接口111發(fā)送給調(diào)試主機(jī)2。

應(yīng)當(dāng)理解的是，本實(shí)施例中串行總線控制器1123接收運(yùn)行數(shù)據(jù)并存儲于數(shù)據(jù)緩存器1124中，具體可以是串行總線控制器1123根據(jù)串行總線中的時鐘頻率，依據(jù)時鐘的上升沿或下降沿將數(shù)據(jù)打出，保存至數(shù)據(jù)緩存器1124中。還應(yīng)當(dāng)理解的是，數(shù)據(jù)緩存器1124可以包括讀數(shù)據(jù)緩存器和寫數(shù)據(jù)緩存器兩個，具體的，可以將調(diào)試主機(jī)2下發(fā)數(shù)據(jù)保存在寫數(shù)據(jù)緩存器中，以供FPGA調(diào)試轉(zhuǎn)換設(shè)備1將對應(yīng)的調(diào)試數(shù)據(jù)寫入待調(diào)試目標(biāo)FPGA器件中；可以將待調(diào)試目標(biāo)FPGA器件發(fā)送的數(shù)據(jù)寫入讀數(shù)據(jù)緩存器中，以供調(diào)試主機(jī)2讀取。

本實(shí)施例中，F(xiàn)PGA調(diào)試轉(zhuǎn)換設(shè)備1在接收調(diào)試主機(jī)2下發(fā)的第一調(diào)試指令和第二調(diào)試指令之前，還可以接收第三調(diào)制指令，第三調(diào)制指令可以控制格式轉(zhuǎn)換芯片11實(shí)現(xiàn)對FPGA調(diào)試轉(zhuǎn)換設(shè)備1的配置。

具體的，并行接口111會在接收到第一調(diào)試指令和第二調(diào)試指令之前，接收到調(diào)試主機(jī)2下發(fā)的第三調(diào)制指令，并將該調(diào)試指令發(fā)送給并行總線控制器1121，再經(jīng)由并行總線控制器1121下發(fā)給指令解析器1122；指令解析器1122可以對第三調(diào)制指令進(jìn)行解析，從而得到待配置項目以及配置數(shù)據(jù)，再根據(jù)配置數(shù)據(jù)對待配置項目進(jìn)行配置。應(yīng)當(dāng)注意的是，本實(shí)施例中根據(jù)配置數(shù)據(jù)對待配置項目進(jìn)行配置可以是由指令解析器1122進(jìn)行完成，也可以是由其他器件進(jìn)行完成。

具體的，本實(shí)施例中串行總線包括JTAG(Joint Test Action Group，聯(lián)合測試工作組)和SPI(Serial Peripheral Interface，串行外設(shè)接口)兩個總線，串行接口113也包括JTAG和SPI兩個串行接口，串行總線控制器1123包括JTAG和SPI兩個串行總線控制器。其中，JTAG串行接口與JTAG總線對應(yīng)，JTAG總線與JTAG串行總線控制器對應(yīng)；SPI串行接口與SPI總線對應(yīng)，SPI總線與SPI串行總線控制器對應(yīng)。

此時，第三調(diào)試指令中應(yīng)當(dāng)包含有串行總線類型指示信息，指令解析器1122可以根據(jù)該總線類型指示信息從JTAG和SPI兩個串行總線控制器中選擇一個進(jìn)行激活。應(yīng)當(dāng)理解的是，在本實(shí)施例中，兩個串行總線控制器的設(shè)置是相互獨(dú)立且互斥的，即在指令解析器1122激活一個串行總線控制器之后，另一個串行總線控制器就不能工作。即激活一個串行總線控制器之后，僅其對應(yīng)的一組串行總線及串行接口能工作，而另一個串行總線控制器對應(yīng)的一組串行總線及串行接口不再工作。例如，指令解析器1122根據(jù)總線類型指示信息激活了JTAG串行總線控制器，此時FPGA調(diào)試轉(zhuǎn)換設(shè)備1通過JTAG串行接口以及JTAG串行總線與待調(diào)試目標(biāo)FPGA器件連接，調(diào)試數(shù)據(jù)或數(shù)據(jù)獲取指令等信息經(jīng)由JTAG串行總線控制器轉(zhuǎn)換為JTAG串行信號格式發(fā)送給待調(diào)試目標(biāo)FPGA器件，而與之對應(yīng)的是SPI串行接口、SPI總線以及SPI串行總線控制器不工作。

本實(shí)施例中，激活JTAG串行總線控制器將調(diào)試數(shù)據(jù)轉(zhuǎn)換為JTAG串行信號格式，可以實(shí)現(xiàn)對待調(diào)試目標(biāo)FPGA器件的配置和調(diào)試；激活SPI串行總線控制器將調(diào)試數(shù)據(jù)轉(zhuǎn)換為SPI串行信號格式，可以對待調(diào)試目標(biāo)FPGA器件的FLASH(閃存)進(jìn)行配置，實(shí)現(xiàn)待調(diào)試目標(biāo)FPGA器件上電后自動加載的功能。

本實(shí)施例中，并行接口111可以包括SPP(Standard Parallel Port，標(biāo)準(zhǔn)并行接口)和ECP(Extended Capabilities Port，擴(kuò)展功能并行接口)兩種，SPP和ECP可以共用一個并行總線，此時第三調(diào)試指令中應(yīng)當(dāng)包含有并行接口類型指示信息，指令解析器1122在對第三調(diào)制指令進(jìn)行解析后得到接口類型指示信息，并發(fā)送該接口類型指示信息給并行總線控制器1121，并行總線控制器1121再根據(jù)接口類型指示信息從SPP和ECP中選擇一個啟用。這樣由于通過SPP進(jìn)行數(shù)據(jù)傳輸，速度可達(dá)65KB/s，通過ECP進(jìn)行數(shù)據(jù)傳輸，速度更是可以達(dá)到200KB/s，相較現(xiàn)有技術(shù)在調(diào)試主機(jī)上通過軟件控制單根信號線模擬串行時序的方式將調(diào)試數(shù)據(jù)轉(zhuǎn)換成串行信號格式之后再發(fā)送給FPGA調(diào)試轉(zhuǎn)換設(shè)備而言，調(diào)試主機(jī)和FPGA調(diào)試轉(zhuǎn)換設(shè)備之間的數(shù)據(jù)傳輸速度至少可以提升8倍。

應(yīng)當(dāng)理解的是，由于SPP是通用并行接口，其兼容性好，只要調(diào)試主機(jī)2支持并行接口均可以使用，因此并行總線控制器1121可以在FPGA調(diào)試轉(zhuǎn)換設(shè)備1上電之后，即啟用SPP進(jìn)行工作，使調(diào)試主機(jī)2與FPGA調(diào)試轉(zhuǎn)換設(shè)備1之間先通過SPP模式進(jìn)行通信。此后調(diào)試主機(jī)2可以對自身是否支持ECP模式進(jìn)行檢測，若是支持，則可以向FPGA調(diào)試轉(zhuǎn)換設(shè)備1下發(fā)包含接口類型切換為ECP的第三調(diào)制指令，則并行總線控制器1121可以通過一系列握手協(xié)議將接口由SPP切換至ECP，使調(diào)試主機(jī)2與FPGA調(diào)試轉(zhuǎn)換設(shè)備1之間通過ECP進(jìn)行通信；若不支持，則可以不向FPGA調(diào)試轉(zhuǎn)換設(shè)備1下發(fā)包含并行接口類型指示信息的第三調(diào)制指令(即并行接口類型指示信息為空)，或可以向FPGA調(diào)試轉(zhuǎn)換設(shè)備1下發(fā)包含繼續(xù)使用SPP的第三調(diào)制指令，則并行總線控制器1121不控制并行接口之間的切換。應(yīng)當(dāng)理解的是，在調(diào)試主機(jī)2支持ECP模式時，調(diào)試主機(jī)2還可以通過下發(fā)包含并行接口類型指示信息的第三調(diào)制指令來控制FPGA調(diào)試轉(zhuǎn)換設(shè)備1在SPP和ECP之間切換。

本實(shí)施例中，指令處理器112還可以包含指令寄存器1125，參見圖3，指令寄存器1125可以用于保存調(diào)試主機(jī)2向FPGA調(diào)試轉(zhuǎn)換設(shè)備1發(fā)送的各種調(diào)試指令，而在指令寄存器1125保存調(diào)試指令之后，指令解析器1122可以從指令寄存器1125獲取對應(yīng)的調(diào)試指令進(jìn)行解析，并進(jìn)行相應(yīng)的操作。

本實(shí)施例中，參見圖4，F(xiàn)PGA調(diào)試轉(zhuǎn)換設(shè)備1還可以包括第一電平轉(zhuǎn)換緩沖器12和第二電平轉(zhuǎn)換緩沖器13，其中：第一電平轉(zhuǎn)換緩沖器12用于將調(diào)試主機(jī)2發(fā)送的各調(diào)試指令及調(diào)試數(shù)據(jù)的電平轉(zhuǎn)換為FPGA調(diào)試轉(zhuǎn)換設(shè)備1的工作電平，以及用于將FPGA調(diào)試轉(zhuǎn)換設(shè)備1反饋的待調(diào)試目標(biāo)FPGA器件的運(yùn)行數(shù)據(jù)的電平轉(zhuǎn)換為調(diào)試主機(jī)2的工作電平；第二電平轉(zhuǎn)換緩沖器13用于將FPGA調(diào)試轉(zhuǎn)換設(shè)備1下發(fā)給待調(diào)試目標(biāo)FPGA器件的串行信號格式數(shù)據(jù)的電平轉(zhuǎn)換為待調(diào)試目標(biāo)FPGA器件的工作電平，以及用于將待調(diào)試目標(biāo)FPGA器件發(fā)送的運(yùn)行數(shù)據(jù)的電平轉(zhuǎn)換為FPGA調(diào)試轉(zhuǎn)換設(shè)備1的工作電平。

本實(shí)施例中，F(xiàn)PGA調(diào)試轉(zhuǎn)換設(shè)備1還可以包括連接線以及排線，其中，連接線可以用于將FPGA調(diào)試轉(zhuǎn)換設(shè)備1與調(diào)試主機(jī)2連接，具體的，連接線可以通過第一電平轉(zhuǎn)換緩沖器12及并行總線將格式轉(zhuǎn)換芯片11和調(diào)試主機(jī)2連接；排線可以用于將FPGA調(diào)試轉(zhuǎn)換設(shè)備1與待調(diào)試目標(biāo)FPGA器件連接，具體的，排線可以通過第二電平轉(zhuǎn)換緩沖器13及串行總線將格式轉(zhuǎn)換芯片11和待調(diào)試目標(biāo)FPGA器件連接。

本實(shí)施例中，連接線可以采用DB25連接線，而電平轉(zhuǎn)換緩沖器可以采用74HC244緩沖器來實(shí)現(xiàn)電平轉(zhuǎn)換功能，應(yīng)當(dāng)理解的是，連接線及電平轉(zhuǎn)換緩沖器的具體選用器件可以根據(jù)設(shè)備實(shí)際要求進(jìn)行選定。

本實(shí)施例中，調(diào)試主機(jī)2下發(fā)的調(diào)試指令至少可以為以下五種指令格式之一，參見圖5，可以僅以第一排的“Command”格式下發(fā)調(diào)試指令，此時調(diào)試主機(jī)2下發(fā)的僅是調(diào)試指令，指令解析器1122解析之后調(diào)試主機(jī)2不會再下發(fā)對應(yīng)數(shù)據(jù)，F(xiàn)PGA調(diào)試轉(zhuǎn)換設(shè)備1僅根據(jù)調(diào)試主機(jī)2下發(fā)的調(diào)試指令進(jìn)行操作，例如調(diào)試主機(jī)2下發(fā)第三調(diào)試指令的情況；調(diào)試主機(jī)2也可以以第二排的“Command”+“Wdata”構(gòu)成的格式或第三排的“Command”+“Wlen”+“Wdata”構(gòu)成的格式下發(fā)調(diào)試指令，指令解析器1122對調(diào)試主機(jī)2下發(fā)的調(diào)試指令解析之后，調(diào)試主機(jī)2會下發(fā)與之前調(diào)試指令相對應(yīng)的調(diào)試數(shù)據(jù)，此時FPGA調(diào)試轉(zhuǎn)換設(shè)備1將以固定長度或非固定長度將調(diào)試數(shù)據(jù)保存至數(shù)據(jù)緩存器1124中，例如調(diào)試主機(jī)2下發(fā)第一調(diào)試指令的情況；調(diào)試主機(jī)2還可以以第四排的“Command”+“Rdata”構(gòu)成的格式或第五排的“Command”+“Rlen”+“Rdata”構(gòu)成的格式下發(fā)調(diào)試指令，指令解析器1122對調(diào)試主機(jī)2下發(fā)的調(diào)試指令解析之后，提取固定長度的待調(diào)試目標(biāo)FPGA器件的運(yùn)行數(shù)據(jù)或非固定長度的運(yùn)行數(shù)據(jù)發(fā)送給調(diào)試主機(jī)2，例如第二調(diào)試指令。

應(yīng)當(dāng)注意的是，本實(shí)施例中調(diào)試主機(jī)2下發(fā)的調(diào)試指令還可以對串行總線時鐘頻率進(jìn)行修改，例如調(diào)試主機(jī)2可以下發(fā)包含串行總線時鐘頻率修改信息的第三調(diào)試指令，串行總線再根據(jù)串行總線時鐘頻率修改信息修改自身的串行時序。

應(yīng)當(dāng)注意的是，本實(shí)施例中對于調(diào)試主機(jī)2下發(fā)的所有調(diào)試指令均可按照FIFO的執(zhí)行方法進(jìn)行處理。例如，F(xiàn)PGA調(diào)試轉(zhuǎn)換設(shè)備依次收到調(diào)試主機(jī)下發(fā)的第一調(diào)制指令A(yù)、第二調(diào)制指令B和第三調(diào)制指令C，則指令處理器112依次對第一調(diào)制指令A(yù)、第二調(diào)制指令B和第三調(diào)制指令C進(jìn)行處理。

本實(shí)施例提供的FPGA調(diào)試轉(zhuǎn)換設(shè)備及系統(tǒng)，F(xiàn)PGA調(diào)試轉(zhuǎn)換設(shè)備包括格式轉(zhuǎn)換芯片，格式轉(zhuǎn)換芯片中包括并行接口、串行接口、以及指令處理器。其中，并行接口通過并行總線與調(diào)試主機(jī)連接；串行接口通過串行總線與待調(diào)試目標(biāo)FPGA器件連接；指令處理器接收調(diào)試主機(jī)通過并行接口發(fā)送的第一調(diào)試指令，并獲取第一調(diào)試指令對應(yīng)的調(diào)試數(shù)據(jù)，將調(diào)試數(shù)據(jù)轉(zhuǎn)換成串行信號格式數(shù)據(jù)通過串行接口下發(fā)給待調(diào)試目標(biāo)FPGA器件。這樣不再是在調(diào)試主機(jī)上由軟件通過控制單根信號線模擬串行時序的方式將調(diào)試數(shù)據(jù)轉(zhuǎn)換成的串行信號格式數(shù)據(jù)，而是將調(diào)試數(shù)據(jù)傳輸?shù)紽PGA調(diào)試轉(zhuǎn)換設(shè)備上，由FPGA調(diào)試轉(zhuǎn)換設(shè)備的格式轉(zhuǎn)換芯片對調(diào)試數(shù)據(jù)進(jìn)行處理轉(zhuǎn)換得到串行信號格式數(shù)據(jù)并發(fā)送給待調(diào)試目標(biāo)FPGA器件。應(yīng)當(dāng)理解的是，通過串行總線進(jìn)行數(shù)據(jù)傳輸?shù)膫鬏斔俣群艽螅耆梢詽M足對FPGA的調(diào)試需求，而通過并行接口的方式進(jìn)行調(diào)試數(shù)據(jù)的傳輸，可以充分利用并行總線的帶寬，這樣就提高了調(diào)試主機(jī)與FPGA調(diào)試轉(zhuǎn)換設(shè)備之間的數(shù)據(jù)傳輸速度，更好地滿足了FPGA調(diào)試需求。

實(shí)施例二

參見圖6，圖6為本實(shí)施例提供的一種FPGA調(diào)試轉(zhuǎn)換方法流程示意圖，本方法中包括FPGA調(diào)試轉(zhuǎn)換設(shè)備，F(xiàn)PGA調(diào)試轉(zhuǎn)換設(shè)備包含有格式轉(zhuǎn)換芯片，F(xiàn)PGA調(diào)試轉(zhuǎn)換方法流程包括：

S601:將格式轉(zhuǎn)換芯片的并行接口通過并行總線與調(diào)試主機(jī)連接；

S602:將格式轉(zhuǎn)換芯片的串行接口通過串行總線與待調(diào)試目標(biāo)FPGA器件連接；

這樣在調(diào)試主機(jī)、FPGA調(diào)試轉(zhuǎn)換設(shè)備、以及待調(diào)試目標(biāo)FPGA器件之間就建立起了通信連接。

S603:接收調(diào)試主機(jī)通過所述并行接口發(fā)送的第一調(diào)試指令，并獲取第一調(diào)試指令對應(yīng)的調(diào)試數(shù)據(jù)；

S604:將調(diào)試數(shù)據(jù)轉(zhuǎn)換成串行信號格式數(shù)據(jù)并通過串行接口下發(fā)給待調(diào)試目標(biāo)FPGA器件。

值得注意的是，本實(shí)施例中的格式轉(zhuǎn)換芯片11可以是FPGA芯片。

本實(shí)施例中，步驟S603接收調(diào)試主機(jī)通過并行接口發(fā)送的第一調(diào)試指令，并獲取第一調(diào)試指令對應(yīng)的調(diào)試數(shù)據(jù)包括，參見圖7：

S701:接收來自并行接口的第一調(diào)制指令進(jìn)行解析，并向調(diào)試主機(jī)發(fā)送指令解析響應(yīng)；

S702:接收調(diào)試主機(jī)根據(jù)指令解析響應(yīng)下發(fā)的調(diào)試數(shù)據(jù)并保存。

本實(shí)施例中，可以按照FIFO(First Input First Output，先入先出隊列)的執(zhí)行方法對調(diào)試主機(jī)下發(fā)的各第一調(diào)制指令進(jìn)行處理，即對前一個第一調(diào)制指令處理完畢之后在對下一個第一調(diào)制指令進(jìn)行處理。

本實(shí)施例中，調(diào)試主機(jī)還可以向FPGA調(diào)試轉(zhuǎn)換設(shè)備發(fā)送第二調(diào)制指令，第二調(diào)制指令可以控制格式轉(zhuǎn)換芯片從待調(diào)試目標(biāo)FPGA器件中獲取運(yùn)行數(shù)據(jù)并反饋給調(diào)試主機(jī)，具體流程參見圖8，包括：

S801：接收來自并行接口的第二調(diào)制指令進(jìn)行解析，得到數(shù)據(jù)獲取指令；

S802:將數(shù)據(jù)獲取指令換成串行信號格式后下發(fā)給與待調(diào)試目標(biāo)FPGA器件連接的串行接口；

S803:接收待調(diào)試目標(biāo)FPGA器件根據(jù)數(shù)據(jù)獲取指令通過串行總線反饋的運(yùn)行數(shù)據(jù)并保存；

S804:提取運(yùn)行數(shù)據(jù)并轉(zhuǎn)換成并行信號格式通過并行接口發(fā)送給調(diào)試主機(jī)。

應(yīng)當(dāng)理解的是，本實(shí)施例中步驟S803接收待調(diào)試目標(biāo)FPGA器件根據(jù)數(shù)據(jù)獲取指令通過串行總線反饋的運(yùn)行數(shù)據(jù)并保存具體可以是：根據(jù)串行總線中的時鐘頻率，依據(jù)時鐘的上升沿或下降沿將接收到的運(yùn)行數(shù)據(jù)打出，保存至格式轉(zhuǎn)換芯片的數(shù)據(jù)緩存器中。還應(yīng)當(dāng)理解的是，數(shù)據(jù)緩存器可以包括讀數(shù)據(jù)緩存器和寫數(shù)據(jù)緩存器兩個，具體的，可以將調(diào)試主機(jī)下發(fā)數(shù)據(jù)保存在寫數(shù)據(jù)緩存器中，以供FPGA調(diào)試轉(zhuǎn)換設(shè)備將對應(yīng)的調(diào)試數(shù)據(jù)寫入待調(diào)試目標(biāo)FPGA器件中；可以將待調(diào)試目標(biāo)FPGA器件發(fā)送的數(shù)據(jù)寫入讀數(shù)據(jù)緩存器中，以供調(diào)試主機(jī)讀取。

本實(shí)施例中，F(xiàn)PGA調(diào)試轉(zhuǎn)換設(shè)備在接收調(diào)試主機(jī)下發(fā)的第一調(diào)試指令和第二調(diào)試指令之前，還可以接收第三調(diào)制指令，第三調(diào)制指令可以控制格式轉(zhuǎn)換芯片實(shí)現(xiàn)對FPGA調(diào)試轉(zhuǎn)換設(shè)備的配置，具體流程參見圖9，包括：

S901:接收來自并行接口的第三調(diào)試指令進(jìn)行解析，得到待配置項目以及配置數(shù)據(jù)；

S902:根據(jù)配置數(shù)據(jù)對待配置項目進(jìn)行配置。

具體的，本實(shí)施例中，格式轉(zhuǎn)換芯片還包括串行總線控制器，同時串行總線可以包括JTAG和SPI兩個總線，串行接口可以包括JTAG和SPI兩個串行接口，串行總線控制器可以包括JTAG和SPI兩個串行總線控制器。其中，JTAG串行接口與JTAG總線對應(yīng)，JTAG總線與JTAG串行總線控制器對應(yīng)；SPI串行接口與SPI總線對應(yīng)，SPI總線與SPI串行總線控制器對應(yīng)。

此時，根據(jù)步驟S902對串行總線、串行接口以及串行總線控制器進(jìn)行配置包括：對第三調(diào)試指令進(jìn)行解析得到串行總線類型指示信息(即配置數(shù)據(jù))，根據(jù)總線類型指示信息從JTAG和SPI兩個串行總線控制器中選擇一個進(jìn)行激活，則激活的一個總線控制器控制其對應(yīng)的串行總線、串行接口進(jìn)行工作，從而實(shí)現(xiàn)對串行總線、串行接口以及串行總線控制器的配置。

應(yīng)當(dāng)理解的是，在本實(shí)施例中，JTAG和SPI兩個串行總線控制器的設(shè)置是相互獨(dú)立且互斥的，即在激活一個串行總線控制器之后，另一個串行總線控制器就不能工作。即激活一個串行總線控制器之后，僅其對應(yīng)的一組串行總線及串行接口能工作，而另一個串行總線控制器對應(yīng)的一組串行總線及串行接口不再工作。

本實(shí)施例中，激活JTAG串行總線控制器可以將調(diào)試數(shù)據(jù)轉(zhuǎn)換為JTAG串行信號格式，可以實(shí)現(xiàn)對待調(diào)試目標(biāo)FPGA器件的配置和調(diào)試；激活SPI串行總線控制器可以將調(diào)試數(shù)據(jù)轉(zhuǎn)換為SPI串行信號格式，可以對待調(diào)試目標(biāo)FPGA器件的FLASH(閃存)進(jìn)行配置，實(shí)現(xiàn)待調(diào)試目標(biāo)FPGA器件上電后自動加載的功能。

具體的，本實(shí)施例中，并行接口可以包括SPP和ECP兩種，此時，根據(jù)步驟S902對并行接口進(jìn)行配置包括：對第三調(diào)試指令進(jìn)行解析得到接口類型指示信息(即配置數(shù)據(jù))，根據(jù)接口類型指示信息啟用SPP和ECP中的一個進(jìn)行工作，另一個不工作。

更具體的，由于SPP是通用并行接口，其兼容性好，只要調(diào)試主機(jī)支持并行接口就可以通過SPP與FPGA調(diào)試轉(zhuǎn)換設(shè)備建立通信連接，ECP是擴(kuò)展功能并行接口，其兼容性要求較高，需要調(diào)試主機(jī)有相應(yīng)的硬件支持，但是其數(shù)據(jù)傳輸速度更快。因此調(diào)試主機(jī)與FPGA調(diào)試轉(zhuǎn)換設(shè)備之間可以先通過SPP進(jìn)行通信，此后調(diào)試主機(jī)可以對自身是否支持ECP模式進(jìn)行檢測，若是支持，則可以向FPGA調(diào)試轉(zhuǎn)換設(shè)備下發(fā)第三調(diào)制指令，然后FPGA調(diào)試轉(zhuǎn)換設(shè)備根據(jù)第三調(diào)制指令中的配置數(shù)據(jù)通過一系列握手協(xié)議將接口由SPP切換至ECP，使調(diào)試主機(jī)與FPGA調(diào)試轉(zhuǎn)換設(shè)備之間通過ECP進(jìn)行通信；若不支持，則可以不向FPGA調(diào)試轉(zhuǎn)換設(shè)備下發(fā)包含并行接口類型指示信息的第三調(diào)制指令(即并行接口類型指示信息為空)，或可以向FPGA調(diào)試轉(zhuǎn)換設(shè)備下發(fā)包含繼續(xù)使用SPP信息的第三調(diào)制指令。應(yīng)當(dāng)理解的是，在調(diào)試主機(jī)支持ECP模式時，調(diào)試主機(jī)還可以通過下發(fā)包含并行接口類型指示信息的第三調(diào)制指令來控制FPGA調(diào)試轉(zhuǎn)換設(shè)備在SPP和ECP之間切換。

本實(shí)施例中，調(diào)試主機(jī)和FPGA調(diào)試轉(zhuǎn)換設(shè)備通過SPP進(jìn)行數(shù)據(jù)傳輸，速度可達(dá)65KB/s，通過ECP進(jìn)行數(shù)據(jù)傳輸，速度更是可以達(dá)到200KB/s，相較現(xiàn)有技術(shù)在調(diào)試主機(jī)上通過軟件控制單根信號線模擬串行時序的方式將調(diào)試數(shù)據(jù)轉(zhuǎn)換成串行信號格式之后再發(fā)送給FPGA調(diào)試轉(zhuǎn)換設(shè)備而言，調(diào)試主機(jī)和FPGA調(diào)試轉(zhuǎn)換設(shè)備之間的數(shù)據(jù)傳輸速度至少可以提升8倍。

本實(shí)施例中，調(diào)試主機(jī)下發(fā)的第三調(diào)試指令還可以包括串行總線時鐘頻率修改信息，在對第三調(diào)試指令進(jìn)行解析得到串行總線時鐘頻率修改信息之后，串行總線根據(jù)該串行總線時鐘頻率修改信息修改自身的串行時序。

本實(shí)施例中，調(diào)試主機(jī)還可以對FPGA調(diào)試轉(zhuǎn)換設(shè)備下發(fā)狀態(tài)查詢指令，F(xiàn)PGA調(diào)試轉(zhuǎn)換設(shè)備收到該指令后會將自身狀態(tài)反饋給調(diào)試主機(jī)。

本實(shí)施例提供的FPGA調(diào)試轉(zhuǎn)換方法，通過將FPGA調(diào)試轉(zhuǎn)換設(shè)備之格式轉(zhuǎn)換芯片中的并行接口通過并行總線與調(diào)試主機(jī)連接，串行接口通過串行總線與待調(diào)試目標(biāo)FPGA器件連接，實(shí)現(xiàn)FPGA調(diào)試轉(zhuǎn)換設(shè)備與調(diào)試主機(jī)以及待調(diào)試目標(biāo)FPGA器件之間的通信，F(xiàn)PGA調(diào)試轉(zhuǎn)換設(shè)備再接收調(diào)試主機(jī)通過并行接口發(fā)送的第一調(diào)試指令，并獲取第一調(diào)試指令對應(yīng)的調(diào)試數(shù)據(jù)，再將調(diào)試數(shù)據(jù)轉(zhuǎn)換成串行信號格式數(shù)據(jù)，通過串行接口下發(fā)給待調(diào)試目標(biāo)FPGA器件。這樣不再是在調(diào)試主機(jī)上由軟件通過控制單根信號線模擬串行時序的方式將調(diào)試數(shù)據(jù)轉(zhuǎn)換成的串行信號格式數(shù)據(jù)，而是將調(diào)試數(shù)據(jù)傳輸?shù)紽PGA調(diào)試轉(zhuǎn)換設(shè)備上，由FPGA調(diào)試轉(zhuǎn)換設(shè)備的格式轉(zhuǎn)換芯片對調(diào)試數(shù)據(jù)進(jìn)行處理轉(zhuǎn)換得到串行信號格式數(shù)據(jù)并發(fā)送給待調(diào)試目標(biāo)FPGA器件。應(yīng)當(dāng)理解的是，通過串行總線進(jìn)行數(shù)據(jù)傳輸?shù)膫鬏斔俣群艽?，完全可以滿足對FPGA的調(diào)試需求，而通過并行接口的方式進(jìn)行調(diào)試數(shù)據(jù)的傳輸，可以充分利用并行總線的帶寬，這樣就提高了調(diào)試主機(jī)與FPGA調(diào)試轉(zhuǎn)換設(shè)備之間的數(shù)據(jù)傳輸速度，更好地滿足了對FPGA的調(diào)試需求。

以上內(nèi)容是結(jié)合具體的實(shí)施方式對本發(fā)明所作的進(jìn)一步詳細(xì)說明，不能認(rèn)定本發(fā)明的具體實(shí)施只局限于這些說明。對于本發(fā)明所屬技術(shù)領(lǐng)域的普通技術(shù)人員來說，在不脫離本發(fā)明構(gòu)思的前提下，還可以做出若干簡單推演或替換，都應(yīng)當(dāng)視為屬于本發(fā)明的保護(hù)范圍。