1.一種FPGA調(diào)試轉(zhuǎn)換設(shè)備，包括格式轉(zhuǎn)換芯片，所述格式轉(zhuǎn)換芯片包括通過并行總線與調(diào)試主機(jī)連接的并行接口，通過串行總線與待調(diào)試目標(biāo)FPGA器件連接的串行接口，以及指令處理器；
所述指令處理器用于接收所述調(diào)試主機(jī)通過所述并行接口發(fā)送的第一調(diào)試指令，并獲取所述第一調(diào)試指令對(duì)應(yīng)的調(diào)試數(shù)據(jù)；以及用于將所述調(diào)試數(shù)據(jù)轉(zhuǎn)換成串行信號(hào)格式數(shù)據(jù)通過所述串行接口下發(fā)給所述待調(diào)試目標(biāo)FPGA器件。
2.如權(quán)利要求1所述的FPGA調(diào)試轉(zhuǎn)換設(shè)備，其特征在于所述指令處理器包含并行總線控制器、指令解析器、串行總線控制器以及數(shù)據(jù)緩存器；
所述并行總線控制器用于接收來自所述并行接口的第一調(diào)制指令并下發(fā)給所述指令解析器；
所述指令解析器用于對(duì)所述第一調(diào)制指令進(jìn)行解析并向所述調(diào)試主機(jī)發(fā)送指令解析響應(yīng)；
所述數(shù)據(jù)緩存器用于接收并保存所述調(diào)試主機(jī)根據(jù)所述指令解析響應(yīng)下發(fā)的調(diào)試數(shù)據(jù)；
所述串行總線控制器用于從所述數(shù)據(jù)緩存器中讀取所述調(diào)試數(shù)據(jù)并轉(zhuǎn)換為對(duì)應(yīng)的串行信號(hào)格式數(shù)據(jù)后通過所述串行接口下發(fā)給所述待調(diào)試目標(biāo)FPGA器件。
3.如權(quán)利要求2所述的FPGA調(diào)試轉(zhuǎn)換設(shè)備，其特征在于，
所述并行總線控制器還用于接收來自所述并行接口的第二調(diào)制指令并下發(fā)給所述指令解析器；以及用于從所述數(shù)據(jù)緩存器中提取對(duì)應(yīng)的運(yùn)行數(shù)據(jù)并轉(zhuǎn)換成并行信號(hào)格式通過所述并行接口發(fā)送給所述調(diào)試主機(jī)；
所述指令解析器還用于通過所述并行接口從所述調(diào)試主機(jī)接收第二調(diào)試指令，并將對(duì)所述第二調(diào)試指令進(jìn)行解析得到的數(shù)據(jù)獲取指令下發(fā)給所述串行總線控制器；
所述串行總線控制器還用于將所述數(shù)據(jù)獲取指令轉(zhuǎn)換成串行信號(hào)格式后下發(fā)給所述待調(diào)試目標(biāo)FPGA器件連接的串行接口，以及接收所述待調(diào)試目標(biāo)FPGA器件根據(jù)所述數(shù)據(jù)獲取指令通過所述串行總線反饋的運(yùn)行數(shù)據(jù)，并將所述運(yùn)行數(shù)據(jù)存儲(chǔ)于所述數(shù)據(jù)緩存器中。
4.如權(quán)利要求3所述的FPGA調(diào)試轉(zhuǎn)換設(shè)備，其特征在于，所述并行總線控制器還用于在接收所述第一調(diào)試指令和第二調(diào)試指令之前，接收來自所述并行接口的第三調(diào)試指令并下發(fā)給所述指令解析器；
所述指令解析器還用于對(duì)所述第三調(diào)制指令進(jìn)行解析，得到待配置項(xiàng)目以及配置數(shù)據(jù)；根據(jù)所述配置數(shù)據(jù)對(duì)所述待配置項(xiàng)目進(jìn)行配置。
5.如權(quán)利要求4所述的FPGA調(diào)試轉(zhuǎn)換設(shè)備，其特征在于，所述串行總線包括JTAG總線和SPI總線，所述串行接口包括JTAG串行接口和SPI串行接口，所述串行總線控制器包括JTAG串行總線控制器和SPI串行總線控制器；
所述第三調(diào)試指令包含串行總線類型指示信息；
所述指令解析器用于根據(jù)所述總線類型指示信息從所述JTAG串行總線控制器和SPI串行總線控制器中選擇一個(gè)進(jìn)行激活。
6.如權(quán)利要求4所述的FPGA調(diào)試轉(zhuǎn)換設(shè)備，其特征在于，所述并行接口包括標(biāo)準(zhǔn)并行接口和擴(kuò)展功能并行接口；所述第三調(diào)試指令包含并行接口類型指示信息；
所述指令解析器還用于對(duì)所述第三調(diào)制指令進(jìn)行解析得到所述接口類型指示信息，并發(fā)送給所述并行總線控制器；
所述并行總線控制器用于根據(jù)所述接口類型指示信息啟用所述標(biāo)準(zhǔn)并行接口和擴(kuò)展功能并行接口中的一個(gè)。
7.如權(quán)利要求6所述的FPGA調(diào)試轉(zhuǎn)換設(shè)備，其特征在于，所述并行總線控制器還用于在接收到來自所述調(diào)試主機(jī)的第三調(diào)試指令之前，在所述FPGA調(diào)試轉(zhuǎn)換設(shè)備上電之后，啟用所述標(biāo)準(zhǔn)并行接口。
8.如權(quán)利要求1-7所述的FPGA調(diào)試轉(zhuǎn)換設(shè)備，其特征在于，還包括第一電平緩沖器和第二電平緩沖器；
所述第一電平緩沖器用于將所述調(diào)試主機(jī)發(fā)送的各調(diào)試指令及調(diào)試數(shù)據(jù)的電平轉(zhuǎn)換為所述FPGA調(diào)試轉(zhuǎn)換設(shè)備的工作電平，以及用于將所述FPGA調(diào)試轉(zhuǎn)換設(shè)備反饋的數(shù)據(jù)的電平轉(zhuǎn)換為所述調(diào)試主機(jī)的工作電平；
所述第二電平緩沖器用于將所述FPGA調(diào)試轉(zhuǎn)換設(shè)備下發(fā)給所述待調(diào)試目標(biāo)FPGA器件的串行信號(hào)格式數(shù)據(jù)的電平轉(zhuǎn)換為所述待調(diào)試目標(biāo)FPGA器件的工作電平，以及用于將所述待調(diào)試目標(biāo)FPGA器件發(fā)送的運(yùn)行數(shù)據(jù)的電平轉(zhuǎn)換為所述FPGA調(diào)試轉(zhuǎn)換設(shè)備的工作電平。
9.一種FPGA調(diào)試轉(zhuǎn)換系統(tǒng)，包括：調(diào)試主機(jī)以及如權(quán)利要求1-7任一項(xiàng)所述的FPGA調(diào)試轉(zhuǎn)換設(shè)備；
所述調(diào)試主機(jī)通過并行總線與所述FPGA調(diào)試轉(zhuǎn)換設(shè)備的并行接口連接，并向所述并行接口下發(fā)第一調(diào)試指令以及與所述第一調(diào)試指令對(duì)應(yīng)的調(diào)試數(shù)據(jù)；
所述FPGA調(diào)試轉(zhuǎn)換設(shè)備的指令處理器接收所述調(diào)試主機(jī)下發(fā)第一調(diào)試指令以及與所述第一調(diào)試指令對(duì)應(yīng)的調(diào)試數(shù)據(jù)，并將所述調(diào)試數(shù)據(jù)轉(zhuǎn)換成串行信號(hào)格式數(shù)據(jù)通過所述FPGA調(diào)試轉(zhuǎn)換設(shè)備的串行接口下發(fā)給待調(diào)試目標(biāo)FPGA器件。
10.一種FPGA調(diào)試轉(zhuǎn)換方法，其特征在于應(yīng)用于如權(quán)利要求1-7任一項(xiàng)所述的FPGA調(diào)試轉(zhuǎn)換設(shè)備上，包括：
將所述FPGA調(diào)試轉(zhuǎn)換設(shè)備的并行接口通過并行總線與調(diào)試主機(jī)連接，并將所述FPGA調(diào)試轉(zhuǎn)換設(shè)備的串行接口通過串行總線與待調(diào)試目標(biāo)FPGA器件連接；
所述FPGA調(diào)試轉(zhuǎn)換設(shè)備接收所述調(diào)試主機(jī)通過所述并行接口發(fā)送的第一調(diào)試指令，并獲取所述第一調(diào)試指令對(duì)應(yīng)的調(diào)試數(shù)據(jù)；
所述FPGA調(diào)試轉(zhuǎn)換設(shè)備將所述調(diào)試數(shù)據(jù)轉(zhuǎn)換成串行信號(hào)格式數(shù)據(jù)并通過所述串行接口下發(fā)給所述待調(diào)試目標(biāo)FPGA器件。