極，第五NMOS管的的漏極接電源，第四NMOS管的源極接地，第八PMOS管的漏極接地。
[0024]待機邏輯控制:采用變異的施密特觸發(fā)器結(jié)構(gòu)，實現(xiàn)低開啟控制，普通的開啟電平為電源的三分之二，而本電路采用了不對稱跨導結(jié)構(gòu)輸入，Pl、P2、P3、P4的W/L為2u/10u，N1、N2的W/L為5u/lu，P5的W/L為2u/5u，如此實現(xiàn)了低開啟，開啟電平為三分之一電源的電壓，并且可以實現(xiàn)滯回控制，滯回電壓為200mv。
[0025]靜音邏輯控制:采用一般的施密特結(jié)構(gòu)實現(xiàn)邏輯控制。
[0026]從上面兩種情況來看，實現(xiàn)了待機及靜音的不同電平控制，待機在輸入極低電平的情況下實現(xiàn)了待機控制，與靜音邏輯控制電平存在三分之一的電平差值，使電路可以工作在三個狀態(tài):1、小于三分之一電源的電壓，電路工作在待機狀態(tài)；2、大于三分之一電源的電壓小于三分之二電源電壓時，電路工作在靜音狀態(tài)，但是脫離待機狀態(tài)；3、大于三分之二電源電壓時，電路正常工作。
[0027]如圖4所示，本實用新型并行控制系統(tǒng)的結(jié)構(gòu)示意圖，包括MCU、電平轉(zhuǎn)換1、電平轉(zhuǎn)換2以及信號處理模塊，電平轉(zhuǎn)換1、電平轉(zhuǎn)換2分別與MCU連接，電平轉(zhuǎn)換1、電平轉(zhuǎn)換2分別與信號處理模塊連接；MCU負責發(fā)送使能信號，可以發(fā)送待機及靜音使能信號；電平轉(zhuǎn)換I將MCU發(fā)送的邏輯高低電平轉(zhuǎn)成模擬高低電位，用于控制靜音使能；電平轉(zhuǎn)換2將MCU發(fā)送的邏輯高低電平轉(zhuǎn)成模擬高低電位，用于控制待機使能；信號處理模塊用于接受待機靜音控制信號，產(chǎn)生控制信號輸出。由于MCU發(fā)送的只有邏輯的高低電平，所以中間需要進行電平轉(zhuǎn)換，經(jīng)電平轉(zhuǎn)換2轉(zhuǎn)換成適合的待機模擬電平，本實用新型所需要的MUTE使能電平為三分之二電源電平，所需要的脫離待機門限電平為三分之一電源電壓，經(jīng)電平轉(zhuǎn)換I轉(zhuǎn)換成脫離靜音所需的電平，這樣就實現(xiàn)了待機與靜音的控制，適合所有的并行控制系統(tǒng)。
[0028]如圖5所示，本實用新型串行控制系統(tǒng)的結(jié)構(gòu)示意圖，包括MCU、電平轉(zhuǎn)換3以及信號處理模塊，電平轉(zhuǎn)換3分別與MCU、信號處理模塊連接；MCU負責發(fā)送使能信號，可以發(fā)送待機及靜音使能信號；電平轉(zhuǎn)換3將MCU發(fā)送的兩路控制信號進行譯碼，產(chǎn)生三電平信號輸出；信號處理模塊將待機靜音腳短路作為串行輸入，電平輸入在O到待機脫離電平時，電路處在待機工作狀態(tài)，大于待機脫離電平小于靜音脫離電平時，電路處在非待機狀態(tài)，所有偏執(zhí)及內(nèi)部中點電平，都已經(jīng)正常建立，但是輸出沒有交流信號，處于靜音狀態(tài)，當輸入電平大于靜音脫離電平時，電路處在正常工作狀態(tài)。MCU發(fā)送XMUTE、XSTBY控制電平轉(zhuǎn)換3，在本應用中，進入到信號處理模塊的待機及靜音腳短路在一起，形成串行模式，這樣在輸入待機脫離門限電平時，由于還沒有達到靜音脫離的門限電平，信號處理單元只是響應待機功能，此時電路處于非待機狀態(tài)，但是還是靜音狀態(tài)，當輸入電平到達靜音脫離電平時，靜音功能隨之關(guān)閉，此時待機靜音功能關(guān)斷，電路處于正常工作狀態(tài)。
[0029]以上實施例僅為說明本實用新型的技術(shù)思想，不能以此限定本實用新型的保護范圍，凡是按照本實用新型提出的技術(shù)思想，在技術(shù)方案基礎(chǔ)上所做的任何改動，均落入本實用新型保護范圍之內(nèi)。
【主權(quán)項】
1.一種實現(xiàn)兼容串并輸入方式的電路，其特征在于:包括電壓判斷模塊、待機控制模塊以及靜音控制模塊，所述待機控制模塊、靜音控制模塊分別與所述電壓判斷模塊連接，所述電壓判斷模塊與電壓輸入端連接，所述待機控制模塊與待機輸出端連接，所述靜音控制模塊與靜音輸出端連接； 所述待機控制模塊包括第一 ~第五PMOS管、第一 ~第二 NMOS管，其中第一 ~第四PMOS管以及第一 ~第二 NMOS管的柵極均連接電壓判斷模塊，第一 PMOS管的源極接電源，第一PMOS管的漏極分別連接第二 PMOS管的源極、第五PMOS管的源極，第二 PMOS管的漏極連接第三PMOS管的源極，第三PMOS管的漏極連接第四PMOS管的源極，第四PMOS管的漏極分別連接第五PMOS管的柵極、第一 NMOS管的漏極以及待機輸出端，第一 NMOS管的源極連接第二 NMOS管的漏極，第二 NMOS管的源極接地，第五PMOS管的漏極接地； 所述靜音控制模塊包括第六~第八PMOS管、第三~第五NMOS管，其中第六~第七PMOS管以及第三~第四NMOS管的柵極均連接電壓判斷模塊，第六PMOS管的源極接電源，第六PMOS管的漏極分別連接第七PMOS管的源極、第八PMOS管的源極，第七PMOS管的漏極、第三NMOS管的漏極、第八PMOS管的柵極以及第五NMOS管的柵極共點連接后與靜音輸出端連接，第三NMOS管的源極分別連接第四NMOS管的漏極、第五NMOS管的源極，第五NMOS管的的漏極接電源，第四NMOS管的源極接地，第八PMOS管的漏極接地。
2.如權(quán)利要求1所述實現(xiàn)兼容串并輸入方式的電路，其特征在于:所述第一~第四PMOS管的溝道寬長比均為2u/10u。
3.如權(quán)利要求1所述實現(xiàn)兼容串并輸入方式的電路，其特征在于:所述第一~第二NMOS管的溝道寬長比均為5u/lu。
4.如權(quán)利要求1所述實現(xiàn)兼容串并輸入方式的電路，其特征在于:所述第五PMOS管的溝道寬長比為2u/5u。
5.一種并行控制系統(tǒng)，包括控制模塊、第一 ~第二電平轉(zhuǎn)換模塊以及信號處理模塊，第一、第二電平轉(zhuǎn)換模塊分別與控制模塊連接，第一第二電平轉(zhuǎn)換模塊分別與信號處理模塊連接，其特征在于:所述信號處理模塊為如權(quán)利要求1所述實現(xiàn)兼容串并輸入方式的電路。
6.一種串行控制系統(tǒng)，包括控制模塊、第三電平轉(zhuǎn)換模塊以及信號處理模塊，第三電平轉(zhuǎn)換模塊分別與控制模塊、信號處理模塊連接，其特征在于:所述信號處理模塊為如權(quán)利要求I所述實現(xiàn)兼容串并輸入方式的電路。
【專利摘要】本實用新型公開了一種實現(xiàn)兼容串并輸入方式的電路及串并行控制系統(tǒng)，所述電路包括電壓判斷模塊、待機控制模塊以及靜音控制模塊，所述待機控制模塊、靜音控制模塊分別與所述電壓判斷模塊連接，所述電壓判斷模塊與電壓輸入端連接，所述待機控制模塊與待機輸出端連接，所述靜音控制模塊與靜音輸出端連接。本實用新型一種實現(xiàn)兼容串并輸入方式的電路，解決了不同音頻控制領(lǐng)域控制方式不能兼容的問題，即可實現(xiàn)串行控制，即單總線控制，又可實現(xiàn)并行控制，兼容市場上的所有機型，使電路更容易實現(xiàn)開關(guān)機噪聲的抑制。
【IPC分類】G05B19-042
【公開號】CN204462727
【申請?zhí)枴緾N201520097026
【發(fā)明人】王海兵
【申請人】無錫市晶源微電子有限公司
【公開日】2015年7月8日
【申請日】2015年2月11日