基于fpga的可編程并口時(shí)序測(cè)試電路的制作方法
【技術(shù)領(lǐng)域】
[0001] 本發(fā)明涉及一種基于FPGA (Field Programmable Gate Array現(xiàn)場(chǎng)可編程邏輯門 陣列）的可編程并口時(shí)序測(cè)試電路。
【背景技術(shù)】
[0002] 隨著半導(dǎo)體技術(shù)的發(fā)展，芯片上市時(shí)間的壓力及產(chǎn)品盈利周期的縮短，對(duì)芯片流 片前后測(cè)試覆蓋率及測(cè)試效率都提出了更高的要求。讀卡機(jī)芯片隨著物聯(lián)網(wǎng)技術(shù)的發(fā)展， 越來(lái)越多的應(yīng)用在各個(gè)領(lǐng)域，其接口端操作頻率也隨著應(yīng)用領(lǐng)域的不同而有所差異；對(duì)于 速度要求較高的場(chǎng)合，芯片的極限時(shí)序決定了其功能的完整性，為了滿足特定客戶的需求， 在芯片出貨前必須對(duì)其MCU (微控制單元）接口端進(jìn)行時(shí)序范圍拉偏測(cè)試，以保證其時(shí)序性 能與規(guī)范（spec)相符合。而目前的測(cè)試手段中通過(guò)MCU模擬接口端的時(shí)序信號(hào)，由于實(shí)現(xiàn) 的測(cè)試時(shí)序精度受MCU執(zhí)行指令周期限制，很難達(dá)到極限時(shí)序所要求的最小時(shí)間單位10ns 的需求。

【發(fā)明內(nèi)容】

[0003] 本發(fā)明要解決的技術(shù)問(wèn)題是提供一種基于FPGA的可編程并口時(shí)序測(cè)試電路，可 以實(shí)現(xiàn)對(duì)待測(cè)試芯片的不同時(shí)序情況的拉偏測(cè)試。
[0004] 為解決上述技術(shù)問(wèn)題，本發(fā)明的基于FPGA的可編程并口時(shí)序測(cè)試電路，包括：
[0005] - MCU接口電路，用于完成上位機(jī)MCU與FPGA片上邏輯電路的接口通信；
[0006] -寄存器陣列模塊，與所述MCU接口電路相連接，用于存儲(chǔ)要產(chǎn)生的各個(gè)時(shí)序參 數(shù)值以及MCU的讀寫命令字；
[0007] 一讀寫共用并口時(shí)序邏輯產(chǎn)生模塊，與所述MCU接口電路相連接，用于根據(jù)讀寫 共用時(shí)序標(biāo)準(zhǔn)和所述寄存器陣列模塊中配置的時(shí)序參數(shù)，按MCU的讀寫操作命令產(chǎn)生對(duì)應(yīng) 的并口讀與時(shí)序；
[0008] -讀寫分離并口時(shí)序邏輯產(chǎn)生模塊，與所述MCU接口電路相連接，用于根據(jù)讀寫 共用時(shí)序標(biāo)準(zhǔn)和所述寄存器陣列模塊中配置的時(shí)序參數(shù)，按MCU的讀寫操作命令產(chǎn)生對(duì)應(yīng) 的并口讀與時(shí)序；
[0009] FPGA片外待測(cè)芯片分別與所述讀寫共用并口時(shí)序邏輯產(chǎn)生模塊和讀寫分離并口 時(shí)序邏輯產(chǎn)生模塊相連接。
[0010] 本發(fā)明利用FPGA容易實(shí)現(xiàn)高速電路的優(yōu)勢(shì)，基于Xilinx (賽靈思）的spartan6 (斯巴達(dá)6)系列器件設(shè)計(jì)了一個(gè)可編程并口測(cè)試邏輯電路，通過(guò)對(duì)所述寄存器陣列模塊的 時(shí)間參數(shù)配置，使FPGA內(nèi)部倍頻電路產(chǎn)生可編程的MCU并口時(shí)序拉偏測(cè)試信號(hào)，實(shí)現(xiàn)對(duì)待 測(cè)試芯片口電路的不同時(shí)序的拉偏測(cè)試,滿足了該測(cè)試需求。
[0011] 本發(fā)明針對(duì)測(cè)試讀卡器系列芯片的并口邏輯，采用可編程的方式，對(duì)待測(cè)試的芯 片并行接口電路的時(shí)序邏輯進(jìn)行極限時(shí)序快速測(cè)試，并且支持多字節(jié)突發(fā)方式測(cè)試，提高 了芯片考核和流片前驗(yàn)證的時(shí)序測(cè)試覆蓋范圍和極限測(cè)試效率。
[0012] 本發(fā)明可以擴(kuò)展為其他相關(guān)并口產(chǎn)品的時(shí)序測(cè)試。
【附圖說(shuō)明】
[0013] 下面結(jié)合附圖與【具體實(shí)施方式】對(duì)本發(fā)明作進(jìn)一步詳細(xì)的說(shuō)明：
[0014] 圖1是基于FPGA的可編程并口時(shí)序測(cè)試電路結(jié)構(gòu)框圖；
[0015] 圖2是MCU與FPGA接口管腳定義圖；
[0016] 圖3是MCU寫時(shí)序波形圖；
[0017] 圖4是MCU讀時(shí)序波形圖；
[0018] 圖5是中斷時(shí)序波形圖；
[0019] 圖6是讀寫分離并口時(shí)序（S印RW)波形圖；
[0020] 圖7是讀寫共用并口時(shí)序（ComRW)波形圖；
[0021] 圖8是基于FPGA的可編程并口時(shí)序測(cè)試電路測(cè)試環(huán)境示意圖；
[0022] 圖9是FPGA片上邏輯結(jié)構(gòu)圖；
[0023] 圖10是各核心控制信號(hào)產(chǎn)生原理圖。
【具體實(shí)施方式】
[0024] 如圖1所示，所述基于FPGA的可編程并口時(shí)序測(cè)試電路在下面的實(shí)施例中，包 括：
[0025] 一 MCU接口電路MCU_IF，用于完成上位機(jī)MCU與FPGA片上邏輯電路的接口通信。
[0026] -寄存器陣列模塊Reg，與所述MCU接口電路相連接，用于存儲(chǔ)要產(chǎn)生的各個(gè)時(shí)序 參數(shù)值以及MCU的讀寫命令字，將待測(cè)時(shí)序參數(shù)和命令字等存儲(chǔ)在對(duì)應(yīng)的寄存器中。
[0027] -讀寫共用并口時(shí)序邏輯產(chǎn)生模塊ComRW_IF，與所述MCU接口電路相連接，用于 根據(jù)讀寫共用時(shí)序標(biāo)準(zhǔn)和所述寄存器陣列模塊中配置的時(shí)序參數(shù)，按MCU的讀寫操作命令 廣生對(duì)應(yīng)的并口讀與時(shí)序。即根據(jù)當(dāng)如的命令字和時(shí)序參數(shù)，廣生相應(yīng)的并口讀與時(shí)序。
[0028] -讀寫分離并口時(shí)序邏輯產(chǎn)生模塊SepRW_IF，與所述MCU接口電路相連接，用于 根據(jù)讀寫分離時(shí)序標(biāo)準(zhǔn)和所述寄存器陣列模塊中配置的時(shí)序參數(shù)，按MCU的讀寫操作命令 產(chǎn)生對(duì)應(yīng)的并口讀寫時(shí)序，F(xiàn)PGA片外待測(cè)芯片與該模塊相連接。即根據(jù)當(dāng)前的命令字和時(shí) 序參數(shù)，產(chǎn)生相應(yīng)的并口讀寫時(shí)序。
[0029] FPGA片外待測(cè)芯片（以下簡(jiǎn)稱"待測(cè)芯片"）分別與所述讀寫共用并口時(shí)序邏輯產(chǎn) 生模塊和讀寫分離并口時(shí)序邏輯產(chǎn)生模塊相連接。
[0030] 所述MCU接口電路MCU_IF，定義了 MCU與FPGA的接口管腳，接口時(shí)序，以及MCU與 FPGA測(cè)試邏輯的通信指令。
[0031] 如圖2所示，MCU寫FPGA之間的接口管腳定義如下：
[0032] FPGA 的 FD0 ~FD7，F(xiàn)ALE，F(xiàn)READ，F(xiàn)START，F(xiàn)INT，F(xiàn)WRITE 引腳與待測(cè)芯片連接，實(shí)現(xiàn) FPGA對(duì)待測(cè)芯片的讀寫功能。其中，引腳FD0-FD7為8位數(shù)據(jù)接口端，引腳FALE為地址鎖 存信號(hào)端，引腳FREAD為讀信號(hào)端，引腳FWRITE為寫信號(hào)端，引腳FSTART端為啟動(dòng)待測(cè)試 芯片操作信號(hào)端，引腳FINT為待測(cè)試芯片操作完成中斷信號(hào)端，引腳FRST為FPGA的RST (復(fù)位）信號(hào)端，低電平有效，MCU上電時(shí)對(duì)FPGA進(jìn)行RST。
[0033] 讀操作，MCU將待測(cè)試芯片的寄存器地址，待讀出的字節(jié)數(shù)，"讀命令"分別寫入 FPGA的寄存器中，MCU在FPGA的FSTART引腳給出一個(gè)正脈沖啟動(dòng)讀操作。FPGA完成讀操 作后通過(guò)FINT引腳產(chǎn)生中斷通知MCU，MCU從FPGA的寄存器中讀出待測(cè)試芯片寄存器的內(nèi) 容。
[0034] 寫操作，MCU將待測(cè)試芯片的寄存器的地址、數(shù)據(jù)、待寫入的字節(jié)數(shù)、和"寫命令"分 別寫入FPGA的寄存器中，MCU在FPGA的FSTART引腳給出一個(gè)正脈沖啟動(dòng)寫操作。FPGA完 成寫操作后通過(guò)FINT引腳產(chǎn)生中斷通知MCU。
[0035] MCU寫FPGA寄存器的通信時(shí)序圖如圖3所示，F(xiàn)PGA在地址鎖存信號(hào)FALE的上升 沿鎖存地址，在寫信號(hào)FWRITE的上升沿鎖存數(shù)據(jù)。
[0036] MCU讀FPGA寄存器的通信時(shí)序圖如圖4所示，F(xiàn)PGA在地址鎖存信號(hào)FALE的上升 沿鎖存地址，在讀信號(hào)FREAD上升沿后將數(shù)據(jù)輸出到數(shù)據(jù)總線上，在讀信號(hào)FREAD下降沿后 釋放數(shù)據(jù)總線。
[0037] MCU端控制FPGA讀寫待測(cè)試芯片的時(shí)序如圖5所示，F(xiàn)PGA在啟動(dòng)待測(cè)試芯片操作 信號(hào)FSTART上升沿后將待測(cè)試芯片操作完成中斷信號(hào)FINT拉高，執(zhí)行寄存器中所指定的 與待測(cè)試芯片的操作，操作完成后拉低待測(cè)試芯片操作完成中斷信號(hào)FINT，產(chǎn)生中斷。
[0038] MCU與FPGA測(cè)試邏輯的通信指令定義如下，F(xiàn)PGA可接收的命令：
[0039] 0代表FPGA按待測(cè)芯片的I/O上電順序或者其他時(shí)序要求初始化待測(cè)芯片，根據(jù) 不同芯片的規(guī)范產(chǎn)生不同的時(shí)序；在該命令完成后，芯片處于正常工作狀態(tài)，為后續(xù)測(cè)試做 好準(zhǔn)備。由于芯片的初始化要求不同，此指令作為預(yù)留指令，具體時(shí)序暫不討論也不在本發(fā) 明所要求的權(quán)利范圍內(nèi)。
[0040] 1代表FPGA按FBusMode (總線模式）所指定的時(shí)序重復(fù)讀取待測(cè)試芯片的寄存 器。
[0041] 2代表FPGA按FBusMode所指定的時(shí)序重復(fù)寫入待測(cè)試芯片的寄存器。
[0042] 3代表FPGA按FBusMode所指定的時(shí)序連續(xù)讀取待測(cè)試芯片的寄存器。
[0043] 4代表FPGA按FBusMode所指定的時(shí)序連續(xù)寫入待測(cè)試芯片的寄存器。
[0044] 所述寄存器陣列模塊Reg，用系統(tǒng)時(shí)鐘數(shù)出1個(gè)或者多個(gè)理想副載波周期之后（一 個(gè)理想副載波周期等于16個(gè)系統(tǒng)時(shí)鐘），鎖定邊界，因此基準(zhǔn)信號(hào)產(chǎn)生電路的內(nèi)部帶一個(gè) 計(jì)數(shù)器數(shù)副載波邊沿檢測(cè)電路給出的兩個(gè)上升沿有效脈沖之間的系統(tǒng)時(shí)鐘的個(gè)數(shù)。其中， 讀寫共用時(shí)序寄存器參數(shù)如表1所示。讀寫分離時(shí)序寄存器參數(shù)如表2所示。
[0045]
【主權(quán)項(xiàng)】
1. 一種基于FPGA的可編程并口時(shí)序測(cè)試電路，其特征在于，包括： 一MCU接口電路，用于完成上位機(jī)MCU與FPGA片上邏輯電路的接口通信； 一寄存器陣列模塊，與所述MCU接口電路相連接，用于存儲(chǔ)要產(chǎn)生的各個(gè)時(shí)序參數(shù)值W及MCU的讀寫命令字； 一讀寫共用并口時(shí)序邏輯產(chǎn)生模塊，與所述MCU接口電路相連接，用于根據(jù)讀寫共用 時(shí)序標(biāo)準(zhǔn)和所述寄存器陣列模塊中配置的時(shí)序參數(shù)，按MCU的讀寫操作命令產(chǎn)生對(duì)應(yīng)的并 口讀寫時(shí)序； 一讀寫分離并口時(shí)序邏輯產(chǎn)生模塊，與所述MCU接口電路相連接，用于根據(jù)讀寫共用 時(shí)序